삼성전자, 12단 적층 ‘3D-TSV' D램 패키징 기술 개발

[테크월드=선연수 기자] 삼성전자가 '12단 3D-TSV(3차원 실리콘 관통전극, 3D Through Silicon Via)' 패키징기술을 개발했다.

12단 3D-TSV는 기존 금선(와이어)을 이용해 칩을 연결하는 대신, 반도체 칩 상단과 하단에 머리카락 굵기의 20분의 1수준인 수 마이크로미터 직경의 전자 이동 통로(TSV) 6만개를 만들어, 오차 없이 연결하는 패키징 기술이다.

이 기술은 종이(100㎛)의 절반 이하 두께로 가공한 D램 칩 12개를 적층해 수직으로 연결하는 고도의 정밀성이 필요한 고난이도의 기술로, 3D-TSV는 기존 와이어 본딩(Wire Bonding) 기술보다 칩들 간 신호를 주고받는 시간을 줄임으로써 속도와 소비전력을 획기적으로 개선할 수 있다. 또한, 8단에서 12단으로 높임으로써 용량을 1.5배 늘릴 수 있다.

이를 통해 기존 8단 적층 HBM2 제품과 동일한 패키지 두께(720㎛, 업계 표준)를 유지하면서도, 12개의 D램 칩을 적층해 고객들은 별도로 시스템 디자인을 변경하지 않고 고성능, 고용량 제품을 출시할 수 있다.

이 기술에 최신 16Gb D램 칩을 적용하면 업계 최대 용량인 24GB HBM(고대역폭 메모리, High Bandwidth Memory) 제품을 구현할 수 있으며, 이는 현재 주력 양산 중인 8단 8GB 제품 용량의 3배를 가진다.