‘FOWLP’ 반도체 패키지 기술과 메가필러 공정 과제
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‘FOWLP’ 반도체 패키지 기술과 메가필러 공정 과제
  • 램리서치
  • 승인 2020.08.25 13:19
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[테크월드=선연수 기자] 집적회로 설계자들이 더 작은 공간에 보다 정교한 칩을 구현하게 되면서, 3D 적층의 이종접합(Heterogeneous Integration Techniques) 기술은 다양한 기능을 연결할 수 있는 유용하고 비용 효율적인 방법으로 떠올랐다.

 

FOWLP(Fan-Out Wafer-Level Packaging)는 이종접합 방식 중 가장 선호되는 기술 중 하나로, 이는 기판 없이도 패키징을 할 수 있으며 열적 저항이 낮고 전기적 성능이 우수한 것이 특징이다. 또한, 이 기술은 무어의 법칙 스케일링 이외의 기술이 더 높은 집적도와 경제성을 갖춘 ‘모어 댄 무어(More than Moore) 패러다임’의 한 예가 되기도 한다.

 

이종 접합 기술

고밀도 팬아웃 패키징(High-density fan-out packaging)은 휴대폰 패키징의 폼 팩터(Form factor)와 성능 개선에 큰 영향을 미쳤다. RDL(Redistribution layer) 공정과 메가필러(Mega-pillar) 도금이 기술의 핵심 구성 요소다.

RDL은 실리콘 칩 위에 있는 고밀도 연결부를 PCB(Printed Circuit Board)의 저밀도 연결부와 서로 접속시키는 역할이다. PCB로 신호를 접속하게 하려면 여러 RDL 층이 필요하다.

 

[그림 1] 2.5D 패키징의 인터포저(Interposer) 구조

[그림 1]에서 볼 수 있듯 메가필러는 각 레벨을 잇는 수직 금속 연결부다. 상단 다이(Die)의 솔더 범프(Solder bump)를 메가필러 위에 두고, 솔더 리플로우(Solder reflow) 공정으로 연결된다.

 

메가필러 공정

메가필러는 크기로 구별된다. 일반적으로 표준 구리 기둥 범프(Copper Pillar bump) 보다 5배 정도의 긴 길이와 넓은 폭을 갖는다. 기존에는 전기 도금을 사용해 메가필러를 구축했으나, 이런 전기 도금 방식은 형성에 있어 시간이 오래 걸리고 느리다. 그중 가장 문제가 되는 것은 균일도가 일반 허용치를 넘어선다는 점이다.

전기 도금을 한 메가필러는 [그림 2]와 같이 구조에 따라 인가되는 전류부하밀도(Local current loading density)의 영향으로 높이가 일정하지 않게 되며, 원하는 수준의 평평한 표면을 생성하지 못해 메가필러 상단에 일정 수준의 도밍(Doming)이나 디싱(Dishing) 현상이 발생할 수 있다. 메가필러의 높이와 구조의 불균일성으로 CMP와 같은 후속 평탄화 공정이 추가로 필요하며, 소자 성능을 떨어뜨리는 신뢰성이 낮은 연결이 이뤄지고, 결과적으로 전체 공정 시간과 비용이 증가할 수 있다.

 

[그림 2] 집적도 차이에 따른 문제(Loading issue), 디싱(Dishing), 도밍(Doming) 등 전기 도금 메가필러에서 관찰되는 편차

이처럼 다이-레이아웃(Die-layout) 변형은 구조의 모양, 폭, 종횡비뿐만 아니라 주변 포토레지스트의 두께와 해당 영역의 구조 밀도에 좌우되며, 전기 도금 결과에 영향을 미친다. 다양한 변수로부터 유발된 차이는 웨이퍼, 다이, 각 구조에 따라 더 커질 수 있다.

 

메가필러 공정 과제 해결책

이를 해결할 수 있는 방법 중 하나는 목표 두께 이상으로 금속을 도금하고 그다음에 분극과 전류를 역전시키는 것이다.

이 방법은 필러 높이의 산포를 좁히거나 메가필러 상단을 평평하게 만들기 위해 과도금된 금속은 다시 식각을 거쳐야 한다. 그러나 이 방식도 다양한 길이의 구조일 경우 구조 간 균일성 개선에는 효과적이지 않을 수 있고, 종종 필러의 형태가 나빠지면 구멍(Void) 뚫린 기둥이나 웨이퍼 가장자리 부식으로 인해 거친 표면을 가진 메가필러를 생성하기도 한다.

램리서치는 이런 문제를 보완하기 위해 ‘뒤랑달(Durendal)’이라는 고유한 공정을 적용했다. 이 공정은 고품질의 매끄러운 메가필러 상단 표면과 웨이퍼 전체에 균일한 높이의 메가필러를 만들어낸다. 모든 뒤랑달 공정은 세이버(SABRE) 3D 설비에서 구현할 수 있다[그림 3].

 

[그림 3] 세이버 3D에서 뒤랑달 공정을 활용해 얻은 고품질의 균일한 메가필러. 아래는 웨이퍼 가장자리(왼쪽)와 가운데(오른쪽)에서 얻은 균일한 메가필러 높이

뒤랑달 공정은 우수한 수율, 높은 견고성과 신뢰성 있는 연결부를 제공해 비용 효율적인 다이 스태킹(Die stacking)을 지원한다. 램리서치는 뒤랑달 공정이 다이 스태킹을 위한 패키징 기술로서, FOWLP 적용 확대에 중요한 역할을 할 것으로 기대하고 있다.

 

글: 스티븐 메이어 램리서치 펠로우, 브라이언 버커루 램리서치 테크니컬 디렉터, 카리 톨케슨 램리서치 프로세스 엔지니어
자료제공: 램리서치

- 이 글은 테크월드가 발행하는 월간 <EPNC 電子部品> 2020년 8월 호에 게재된 기사입니다.


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