[테크월드=신동윤 기자] CEVA는 성능이 향상된 새로운 DSP 아키텍처인 4세대 CEVA-XC를 출시했다. 이 새로운 아키텍처는 5G 엔드포인트, RAN(Radio Access Networks), 엔터프라이즈 액세스 포인트와 기타 멀티기가비트 저지연 애플리케이션에서 요구하는 복잡한 병렬 처리 워크로드에 적합한 성능을 제공한다.
4세대 CEVA-XC는 스칼라(Scalar) 처리 프로세서와 벡터(Vector) 처리 프로세서를 통합해 2배의 8way VLIW와 최대 1만 4000비트의 데이터 레벨 병렬화를 가능하게 한다. 전체적으로 합성 가능한 설계 흐름과 혁신적인 멀티스레딩 설계를 위해 고유한 물리적 설계 아키텍처를 사용했으며, 7nm 공정 노드에서 1.8GHz의 작동 속도를 가능하게 하는 개선된 심층 파이프라인 아키텍처를 구현했다. 이를 통해 프로세서는 넓은 SIMD 머신 혹은 더 작지만 여러 개를 동시 처리 하는 SIMD 스레드로 동적 재구성이 가능하다. 또한 4세대 CEVA-XC 아키텍처는 효율적인 동시 멀티스레딩과 메모리 액세스를 지원하기 위해, 2048 비트 메모리 대역폭이 사용되고 일관성(Coherent) 있는 L1 메모리를 갖춘 새로운 메모리 서브시스템이 특징이다.
4세대 CEVA-XC 아키텍처 기반의 첫 제품인 CEVA-XC16는 O-RAN(Open RAN), BBU(Baseband Unit) 집적은 물론, Wi-Fi나 5G 엔터프라이즈 액세스 포인트를 포함한 5G RAN 아키텍처의 다양한 폼팩터를 신속하게 구현할 수 있도록 해 준다. 이외에 CEVA-XC16은 기지국 운용과 관련된 대규모 신호 처리나 AI 워크로드에도 적용될 수 있다.
CEVA-XC16은 셀룰러 인프라 ASIC 주요 무선 인프라 공급업체와의 광범위한 파트너십 경험을 바탕으로, 최신 3GPP 출시 사양을 염두에 두고 설계됐다. 이전 세대의 CEVA-XC4500과 CEVA-XC12 DSP는 오늘날 4G 및 5G 셀룰러 네트워크 기지국에 사용되고 있으며, 새로운 CEVA-XC16은 이미 차세대 5G ASIC을 위한 주요 무선 공급업체와 함께 설계 중에 있다.
CEVA-XC16은 두 개의 개별 병렬 스레드로 재구성할 수 있는 최대 1600GOPS의 높은 병렬 방식을 제공한다. 이들은 동시에 실행이 가능하며, L1 데이터 메모리를 캐시 일관성과 공유해 추가 CPU 없이도 PHY 제어 처리를 위한 대기시간과 성능 효율성을 직접적으로 향상시킨다. 이런 새로운 개념은 사람들이 붐비는 지역에서 수많은 사용자들이 접속할 때 단일 코어/단일 스레드 아키텍처보다 평방 밀리미터당 성능을 50% 향상시킨다. 이는 맞춤형 5G 기지국 실리콘과 마찬가지로 대규모 코어 클러스터의 다이 면적을 35% 절감할 수 있다는 것을 의미한다.
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