[기획] 파운드리 2강 추격하는 인텔

[테크월드뉴스=서유덕 기자] 기술 초격차를 동력으로 수십년 동안 반도체 왕좌의 자리에 앉았던 인텔은 CTO(최고기술책임자) 출신인 겔싱어를 CEO에 임명하고 새로운 성장 전략을 연이어 발표했다. 지난 3월 파운드리 사업 진출, 7나노미터(㎚) 공정 출시, IP 개방, 팹 신설 계획을 밝혔고, 7월 27일 ‘인텔 액셀러레이터’ 행사를 통해 인텔 자체 생산 라인과 파운드리 서비스에 적용할 새로운 공정, 트랜지스터 아키텍처, 패키징 기술을 소개했으며, 인텔 파운드리의 첫 고객사로 ‘퀄컴’과 아마존웹서비스’를 유치함으로써 파운드리 시장 재편을 본격 예고했다.

시장조사업체 트렌드포스가 조사·분석한 2021년 1분기 전 세계 파운드리 시장 점유율(매출액 기준)을 보면, TSMC가 55%를 차지하며 독보적으로 앞서나가고 있으며, 그 뒤를 삼성전자(17%), UMC(7%), 글로벌파운드리(5%), SMIC(5%) 등이 잇고 있다[표 1]. 이들 중 두 자릿수 점유율을 보유한 TSMC와 삼성전자는 파운드리 2강으로 불린다.

2012년 ‘인텔 커스텀 파운드리 그룹’을 설립, 파운드리 사업에 진출했다가 7년만에 철수한 바 있는 인텔은 올해 3월 ‘IDM 2.0’ 전략을 발표하며 다시 파운드리 시장에 도전장을 내밀었다. 그리고 4개월 후, 인텔은 2010년 중반기 이후 정체된 성장세를 회복시켜줄 계획의 구체적인 방안을 ‘인텔 액셀러레이터’에서 밝혔다. ‘4년 내로 지금보다 5계단 높은 공정 단계를 달성하겠다는 인텔의 이 계획에는 기술 초격차로 후발 주자의 추격을 따돌리던 과거의 영광을 되찾겠다는 야심이 엿보였다.

인텔의 공정 로드맵, 이름부터 바꾼다

인텔 공동 창업자 고든 무어는 1965년 기술지 ‘일렉트로닉스’에 게재한 논문에서 “반도체 성능은 18~24개월마다 2배씩 향상된다”는 취지의 발언을 했다. 2년마다 반도체 집적률이 30% 개선되고 성능이 2배씩 증가하는 무어의 예측은 ‘법칙’이 됐다.

집적률을 높이는 것이 성능 향상으로 직결되던 2000년대까지는 게이트의 길이를 기준으로 반도체 공정을 명명했다. 미국 반도체 산업 협회(SIA) 주도로 인텔, TSMC, 삼성전자, 글로벌파운드리 등이 참여하는 국제 반도체 기술 로드맵(ITRS)에서는 [표 2]와 같은 표준 명칭을 사용했다.

그러나 2010년 중반, 실리콘 반도체 집적에서 물리적인 한계에 다다르자, 반도체 공정 이름은 트랜지스터 게이트 길이와 무관한 것이 됐다. 반도체 업체들은 트랜지스터의 크기를 줄이는 대신 신소재, 3D 설계 같은 대안을 도입하기 시작했다. 비록 실제 트랜지스터 게이트의 길이를 줄이진 못해도 성능이 2배 증가하면 어쨌든 공정 이름에 사용되는 숫자는 작아졌다. 이처럼 실제 게이트 길이와는 다른 숫자가 공정 명칭에 쓰이면서 그 이름에 모순이 생겼다. 일례로, 인텔 14㎚ 공정의 실제 트랜지스터 게이트 길이는 70㎚다.

갤싱어 CEO가 “인텔 ‘10㎚ 슈퍼핀(SuperFin)’은 TSMC와 삼성전자의 7㎚ 공정과 비슷한 것”이라고 말한 데는 공정 명칭때문에 인텔의 기술이 뒤쳐졌다는 인식에 대한 억울함이 묻어난다. 그런 까닭인지, 인텔도 앞으로 실질적인 트랜지스터 성능을 기준으로 공정을 명명함으로써 파운드리 2강의 것과 결을 같이 할 계획이다.

2025년에 1.8㎚급 공정… 4년간 5단계 점프

향후 5년 내 개발, 생산 계획이 수립된 인텔의 공정은 다음과 같다[그림 1].

4년 내 1㎚급 공정에 돌입하겠다는 이 전략이 계획대로 실현될 경우 인텔의 공정 로드맵은 TSMC·삼성전자와 어깨를 나란히 하게 된다.

인텔 로드맵 뒷받침할 기술들

◆ 리본펫: GAA 트렌지스터 아키텍처

일반적으로 반도체에서 가장 많이 쓰이는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)는 소스(source)에서 드레인(drain)으로 전류가 흐르는 것을 게이트(gate)가 통제하는 방식으로 작동한다. 게이트에 전압이 가해지면(on) 소스와 드레인 사이에 전류가 흐를 수 있는 통로(채널, channel)가 형성되고, 전류가 흐른다. 반대로 게이트에 가해지는 전압이 줄면(off) 채널이 형성되지 않아 소스에서 드레인으로 전류가 흐르지 않는다.

반도체 기업들이 미세 공정 도입에 열을 올리는 이유는, 저항과 비례하는 채널의 길이를 줄여 전류의 효율성을 확보하고, 반도체 칩의 한정된 공간 내 채널의 개수를 늘림으로써 보다 많은 전류를 흐르게 하기 위함이다. 그러나, 게이트 길이를 무한정 줄일 수는 없다. 소스와 드레인 사이의 간격이 지나치게 가까워지면 전류가 게이트의 통제 없이 흐르는 오류가 생기기 때문이다(단채널 효과, Short Channel Effect).

반도체는 단채널 효과를 방지하면서도 성능 효율을 높이기 위해 평면 형태의 플레이너펫(Planar FET)에서 탈피한 3차원 구조로 설계되기 시작했다. 게이트를 입체화해 접점 면적을 늘려 성능을 유지 또는 향상시키는 것이다. 소스와 드레인 영역을 지느러미처럼 만들어 게이트와 3개 면으로 접하도록 만든 ‘핀펫(FinFET)’이 가장 대표적인 3D 아키텍처다.

2024년부터 인텔 20A 공정에 적용될 예정인 ‘리본펫(RibbonFET)’은 소스·드레인 영역이 게이트와 4개 면에서 만나는 GAA(Gate All Around) 아키텍처다[그림 2]. 게이트 접점 면적이 더 늘어나는 만큼, 핀펫 이상의 성능을 낼 것으로 전망되며, 노드의 한계에 봉착한 반도체 업계가 성능 향상을 이룰 수 있는 차세대 공정으로 꼽힌다. 한편, 삼성전자는 2022년 하반기부터 생산할 3㎚ 공정에, TSMC는 2023년 양산할 2㎚ 공정에 GAA를 적용할 계획이다.
 

◆ 파워비아: 후면 전력 공급망

반도체 트랜지스터는 하단의 실리콘 층과 그 위 수십 층의 메탈레이어로 구성된다. 일반적인 트랜지스터의 메탈레이어에는 다른 트랜지스터와의 연결을 위한 신호 회로와 전력 공급을 위한 전원 회로가 함께 포함돼 있다. 이에 따라 신호의 간섭, 노이즈 발생, 전력 효율 감소 등의 문제가 발생한다.

‘파워비아(PowerVia)’는 실리콘 상단 메탈레이어를 신호 회로 전용으로 쓰고, 실리콘 아래(후면)에 메탈레이어를 추가해 전원 회로로 사용하는 양면형 메탈레이어 설계다[그림 3]. 결과적으로 신호 회로와 전원 회로를 분리해 간섭, 노이즈, 효율 감소 문제를 개선한다.

◆ 차세대 이밉과 포베로스 업그레이드

패키징 기술 ‘이밉(EMIB, Embedded Multi-die Interconnect Bridge)’과 ‘포베로스(Foveros)’도 점진적으로 개선될 예정이다. 2017년부터 패키지에 적용해 온, 서로 다른 공정과 아키텍처 기반의 칩을 연결하는 복합 다층 실리콘 조각 EMIB은 인텔 7 공정 기반의 사파이어 래피즈에 적용될 예정이며, 향후 범프(bump) 피치가 40마이크로미터(㎛)까지 개선된 차세대 EMIB을 선보일 예정이다. 또한 2018년 12월 공개된 3D 적층 패키징 기술인 포베로스를 2023년 ‘포베로스 옴니(Foveros Omni)’와 ‘포베로스 다이렉트(Foveros Direct)’라는 기술로 발전시켜 기능별로 다이를 분리할 수 있는 새로운 개념의 패키징을 구현할 계획이다.

이상 살펴본 공정 로드맵과 기술은 파운드리와 자체 제품 생산 라인에 모두 적용될 예정이다. 특히, 퀄컴 등 글로벌 팹리스 기업을 고객사로 유치하고, 애리조나 주 팹 신설 투자를 단행하는 등 파운드리 서비스의 성장에 주력 중인 인텔로서는 공정 기술 격차의 빠른 회복을 통해 시장 내 경쟁력 회복이 기대된다.

인텔은 무너진 자존심을 다시 회복할 수 있을까? 이는 계획의 이행 여부에 달렸다. 올해 말 예정이던 사파이어 래피즈의 출시일을 내년으로 미루는 등 일정 연기와 기술 지연이 잦았던 만큼, 기술 혁신을 더 가속화해야 하는 인텔에게는 신뢰도 회복해야 한다는 과제가 남아 있다.

한 단계 아래라고 평가받는 공정 기술의 열세를 극복하기 위해, 인텔은 파운드리 2강보다 더 빠른 속도의 로드맵을 내놓았다. 2010년대 후반 이후 기술경쟁력을 상실해 반도체 왕좌에서 물러난 인텔이 신기술, 신로드맵을 제때 실현함으로써 재기에 성공할 수 있을지 두고 볼 일이다.