[Tech Report] 3차원 반도체 칩 제조

[램리서치=크리슈난 쉬리니바산(Krishnan Shrinivasan)] 매월 새롭게 개선된 전자제품이 출시된다. 이 전자제품들은 이전 제품들에 비해 크기가 작으며, 속도도 빠르다. 그리고 넓은 대역폭을 가지고 있으며, 전력 효율이 좋다. 이는 차세대 반도체 칩과 프로세서 때문에 가능하다.

디지털 사회에서는 늘 새로운 기기가 꾸준히 등장할 것이라 기대한다. 그 이면에는 새로운 기기의 전력 공급 등에 필요한 차세대 반도체 제조를 위해 반도체 로드맵을 연구하는 엔지니어가 있다. 오랫동안 칩의 발전은 웨이퍼 위에 더 많은 트랜지스터를 제작할 수 있도록 트랜지스터의 크기를 줄임으로써 이뤄져왔다. 

무어의 법칙처럼 칩의 발전은 12-24개월마다 트랜지스터의 수를 두 배로 늘리면서 이뤄져왔고, 트랜지스터의 수를 늘리기 위해 구리와 저유전막(Low-K)을 이용한 인터커넥트, 새로운 트랜지스터 소재, 멀티 패터닝, 3D 아키텍처와 같은 혁신이 필요했다.

3D 구조 개발로 전환됨에 따라 새로운 과제가 생겼다. 이는 종횡비가 커지면서 더욱 심화되고 있는데 3D에는 소자 설계 방식의 근본적인 변화가 필요하기 때문이다. 이를 위해서는 새로운 소재, 새로운 증착 및 식각 방식이 필요하다. 

평면 가공

집적 회로 제작은 2차원적인 문제에서 시작됐다. 평평한 실리콘 시트를 사용해 표면에 다양한 구조를 배치하고 와이어로 연결한다. 재료를 층층이 증착하고 포토리소그래피(Photolithography)로 패턴화하며, 노출 영역은 식각해 필요한 피처(Feature)를 만든다. 이는 전자 산업에서 획기적인 기술이었다.

기술의 요구사항이 지속적으로 발전함에 따라 훨씬 더 조밀한 공간 안에 더 많은 회로를 만들어 넣어 작아진 구조물을 구축해야 했다. 상대적으로 간단했던 공정이 더욱 복잡해진 것이다.

2D 구조물 제작 비용이 계속 오르고 2차원 평면으로 스케일링 할 수 있는 방법이 고갈되면서 3D 구조물에 대한 관심이 커졌다. 반도체 산업은 이미 10년 전에 3D 웰(well)을 지지할 수 있는 고선택비 식각 용도를 개발하기 시작했으며, 이는 패키징에서부터 비휘발성 메모리, 더 나아가 트랜지스터까지 계속 확장해 나갔다.

트랜지스터의 3D 전환

전자 시스템의 핵심은 트랜지스터다. 그동안 트랜지스터의 구조는 평평했기 때문에 트랜지스터 채널의 폭과 길이로 그 특성이 결정됐다. 트랜지스터 동작은 채널 위에 게이트를 배치하여 제어했으며 이 경우 채널 반대쪽과 밑면은 제어되지 않아 많은 제어량이 필요했다.

평면에서 첫 번째 변화는 3면의 게이트로 제어할 수 있는 채널용 핀을 만드는 것이었다. 이는 우리에게 핀펫으로 잘 알려져 있다. 

최근에는 트랜지스터가 계속해서 작아짐에 따라 4개 면을 제어하는 게이트 올 어라운드(Gate-All-Around, GAA) 트랜지스터로 전환하고자 하는 움직임이 있다. GAA 구조에서는 게이트가 채널을 완전히 감싸며, 여러 개의 와이어나 시트를 쌓아 제조한다.

플래시메모리 적층

3차원으로의 이동은 10년 전 NAND 플래시 메모리에 이전의 수평 스트링 메모리 비트(bit)를 위쪽으로 쌓아 올리는 식으로 적용됐다.

수직 배열에서는 얇은 물질 레이어(layers of materials)를 번갈아 가며 최대한 많은 레이어를 쌓는다. 이 경우 최소 두 가지 측면에서 상당히 면밀한 제조가 필요하다.

첫째, 한 레이어에 있는 비트가 다른 레이어의 모든 비트의 치수와 같아지도록 모든 레이어의 두께가 균일하고 100% 평평해야 한다. 둘째, 각 레이어를 서로 연결해야 한다. 이를 위해서는 먼저 레이어 스택을 만들고, 식각을 통해 스택을 관통하는 구멍을 낸 다음 이 구멍에 적절한 연결 물질을 채워야 한다. 둘 다 정밀하게 실행해야 하는 매우 까다로운 식각 및 증착 작업이다.

이런 어려움 때문에 스택 하나에 들어갈 수 있는 레이어 수가 제한되므로 레이어 수를 늘릴 새로운 방법이 필요하다.

앞으로의 전망:3D DRAM

DRAM은 3D NAND와는 완전히 다른 물리적 메커니즘에 의존하기 때문에 전혀 다른 방식으로 접근해야 한다.

DRAM은 고용량 커패시터(capacitors)가 필요하기 때문에 2D 어레이(array)로는 정밀 제작이 어려울 수 있다. 수직으로 쌓기는 훨씬 더 어려우므로 수많은 개발을 통해 유전체와 활성 실리콘을 경제적으로 적층하는 방법을 찾아야 한다. 리소그래피는 한 번에 여러 층에 영향을 줘야 하는데 아직 사용할 수 있는 대량생산 공정이 없는 상태다.

3D 패키징 채택이 지속적으로 주목 받고 있다

칩은 인쇄회로 기판(PCB)에 배치하기 위하여 패키지 처리가 된다. 그동안 패키지는 단순히 섬세한 실리콘 칩을 보호하고 보드에 연결하는 수단이었지만, 현재는 패키지에 칩 여러 개가 들어가는 경우가 많으며, 그 점유 공간을 줄이기 위해 3D 구조에 넣었다.

3D 패키징에서는 칩을 적층해야 하는데 이때 칩 사이에 연결부를 조밀하게 채워 넣어야 한다. 이 조밀한 연결부는 동시에 여러 신호를 전송할 수 있으므로 신호 속도가 향상된다. 그러나 스택에 칩이 두 개 보다 많을 경우, 스택보다 위에 있는 칩에 연결되려면 일부 신호가 전도 채널을 통과해야 하는데, 이러한 채널을 “실리콘 관통 전극(Through-Silicon Via, TSV)”이라고 한다.

현재 가장 주목할 만한 3D 칩 스태킹(stacking) 시장은 메모리 분야다. 그중에서도 고대역폭 메모리(High-Bandwidth Memory, HBM)가 가장 눈에 띄는 분야다. 또한 CPU나 다른 로직 칩에 메모리 칩을 쌓을 수도 있어 메모리에서 데이터를 가져오는 속도도 훨씬 빠르다.

3D는 스케일링에 필수적이다

반도체 제조에서 모든 스케일링 한계를 해결할 때 3D를 고려하는 것은 사실상의 표준이 되었으며, 3D로 모든 문제를 해결할 수는 없지만 위에서 설명한 분야에서 효과가 있습니다.

새로운 분야가 생길 때마다 그 제조 방식에 대한 의문은 제기된다. 따라서 혁신적인 사고와 실리콘 가공의 지속적인 개발을 통해 반도체 제조 장비가 반도체 산업을 3D로 이끄는 선두주자 역할을 해야한다.