[어플라이드머티어리얼즈=레지나 프리드(Regina Freed)] 전통적인 무어의 법칙에 따른 2D 공정 미세화는 50년 넘게 반도체 산업 기술 로드맵을 정의해왔다. 2000년도 전후 데나드 스케일링 시대에 트랜지스터 크기는 2년 마다 50%씩 줄어들었다. 우리는 트랜지스터의 온 ·오프 상태를 제어하는 게이트를 축소했고, 게이트의 길이는 노드를 90 nm, 65nm 등으로 정했다. 게이트 산화물은 비례적으로 확장되고, 반도체 제조기업들은 PPAC(전력∙성능∙면적∙비용)을 동시에 개선했다. 돌이켜보면 발전은 손쉽게 진행됐다.
2000년부터 2010년 사이 게이트의 길이와 게이트 산화물 미세화는 한계에 달했다. 배선을 보다 작게 패터닝할 수 있었지만 게이트 누설 및 접촉 저항 등의 물리적 문제는 성능과 전력 향상으로 면적 비용이 감소하는 이점을 상쇄했다. 게이트 길이가 30nm로 유지되고 물리적 게이트 산화물 미세화가 멈추는 ‘등가 스케일링(Equivalent Scaling)’으로 전환했다. 노드 이름은 더 이상 실제 크기와 연관지어 명명되지 않는다. 스트레인 실리콘, 고유전율(High-K) 메탈 게이트 등 소재 엔지니어링 기술을 사용함으로써 AC(면적∙비용) 미세화가 둔화되는 상황에서도 PP(전력∙성능) 혜택을 지속할 있었다. 2010년 이후부터 3D 핀펫(FinFET) 아키텍처가 도입돼 PP와 AC 모두 추가로 개선됐다.
재료공학은 리소그래피가 193nm 액침 노광 공정에서 멈춰 싱글 패스 패터닝을 80nm 선폭으로 제한했을 때도 도움을 줬다. 더블 패터닝 및 쿼드 패터닝은 각각 40nm와 20nm 선폭으로 추가적 미세화를 가능하게 했다.
패터닝을 단순화하지만 배선을 복잡하게 만드는 EUV
극자외선(EUV)은 5nm 노드에 맞춰 출현해 하나의 단계에서 25nm 선폭 패터닝을 가능하게 한다. 그러나 EUV를 실용화하려면 신소재 공학 기술이 필요했다. 예를 들어 EUV의 분해능 한도에서 패터닝된 트랜지스터 전극 비아(Via)의 경우 전통적인 라이너 장벽 및 주입 방법을 사용해 금속을 주입하는 것이 어렵고, 금속 배선에 필요한 잔여 공간이 너무 협소해 전극 저항이 기하급수적으로 증가한다. 어플라이드머티어리얼즈의 IMS(Integrated Materials Solutions) 솔루션은 전극의 선택적 증착을 가능하게 해 라이너(liner) 장벽을 제거하고 낮은 저항의 넓은 전극을 생성한다.
지속적인 기존의 공정 미세화(전통적인 2D 무어의 법칙)는 3nm 노드 로직 밀도의 50% 개선을 제공한다. 나머지 절반은 로직 셀의 효율적인 요소 재배열로 일정한 리소그래피 선폭이 일정한 상태에서 셀 면적을 축소하는 설계 기술 공동최적화(DTCO)를 통해 이뤄진다.
추가적인 EUV 미세화에 대한 재료공학적 과제
EUV 기술로 광자를 생성하는 것은 난이도가 높고 많은 비용이 든다. 따라서 극단파 UV에 비해 10배 적은 양의 광자를 사용해 EUV 리소그래피가 작동하도록 해야 한다. 또한 EUV를 통해 구현하는 패턴(예: 교차되는 라인과 스페이스)은 훨씬 더 좁다. 그 결과 훨씬 얇은 EUV 포토레지스트를 생성하게 되며, 얇은 두께는 소량의 광자를 사용한 포토마스크 패터닝과 좁은 패턴이 서로 충돌하는 것을 방지한다.
이슈 1: EUV 포토레지스트의 확률적 오류 정정
광자 개수와 레지스트 두께는 제한적이기 때문에 우리는 포토레지스트에 패터닝한 라인과 스페이스의 결함인 ‘확률적 오류(Stochastic Errors)’에 직면한다. EUV 패터닝이 작아질수록 소자의 배선 비율에 따라 확률적 오류가 커진다. 이 같은 오류가 웨이퍼에 전이되면 회로 개방의 원인이 되는 라인 간격 오류, 회로 단락의 원인이 되는 인접 라인 간의 브릿지, 칩의 인접 레이어 내 배선 정렬 불량(에지 배치 오류)등의 패터닝 불량을 발생시키고, 이러한 패터닝 불량은 수율 저하를 일으킨다.
여기서 필요한 것은 EUV 포토레지스트 패턴을 적절히 활용해 통계적 오류를 교정과 이 오류가 웨이퍼에 전이되는 것을 방지하는 재료공학의 혁신이다.
이슈 2: EUV 패터닝 비용 감소
이미 칩 설계자들은 EUV의 분해능 한도보다 더 밀도가 높은 패턴을 구현하길 원한다. 설계자들은 밀도 높은 패턴을 두 개로 분할, 절반의 패턴은 첫 번째 EUV 패스를 사용해 증착되고 나머지 절반은 두 번째 단계에서 증착되도록 할 수 있다. 그러나 추가적인 EUV 단계는 상당한 비용이 발생한다. 따라서 포토레지스트에 EUV 패턴을 무리없이 확장해 한번의 EUV 패스로도 불가능할 정도로 밀집한 간격을 생성하는 신기술이 필요하다.
이슈 3: EUV 패터닝 필름의 정밀성 향상
EUV 포토레지스트는 매우 얇고 섬세하기 때문에 원하는 패턴을 식각하기 전 포토레지스트와 웨이퍼 사이에 여러 레이어의 소재를 증착해야 한다. 패턴전이 레이어는 식각이 포토레지스트를 완전히 침식하기 전 EUV 포토마스크에서 이 패턴을 전송받는다. 이 패턴전이 레이어 하부에 있는 하드마스크는 패턴을 수신하고 더욱 복원력이 높아 웨이퍼에서 패턴을 복제하는데 필요한 더 긴 식각 시간을 견딘다. 하드마스크 레이어는 하나 이상이 될 수 있다.
전통적으로 패턴전이 레이어와 하드마스크 형성에는 스핀온 증착과 필름을 사용한다. 필름은 액체 기반으로 형성돼 본질적으로 부드럽다. 스핀온 증착은 균일도 문제도 있다. 지속적인 EUV 미세화를 위해서는 새로운 접근법이 요구된다.
이슈 4: 웨이퍼 식각 이전에 포토레지스트 패턴을 보장하는 문제
식각을 시작하기 전 웨이퍼 위에 EUV 패턴의 센터링을 위해 광학 오버레이 툴을 사용한다. 전자빔 CD SEM 툴은 센터링을 보완하고 무엇보다도 포토레지스트 패턴의 핵심 규격을 웨이퍼에 식각하기 전에 측정하기 위해 사용한다. 전통적인 CD SEM 전자빔 에너지는 포토레지스트를 변형시킬 수 있어 패턴을 왜곡할 가능성이 있다. 전통적인 CD SEM 영상 해상도로는 계속 미세해지는 EUV 패턴을 식별하기 어렵다. 전자빔 계측 부문의 동료들이 이런 어려움을 해결하기 위한 새로운 시스템을 개발 중이다.
이슈 5: 에지 배치의 오류 해결
칩은 한 번에 하나의 레이어에 생성된다. 각각의 레이어는 라인, 라인 세그먼트, 비아 등 수십억 개 개별 배선이 포함된다. 이런 각 배선의 에지는 레이어 상하단의 반대 방향의 배선과 올바르게 정렬되어야 한다. 배선이 잘못 정렬되면 전력과 성능에 영향을 주는 미세한 오류, 또는 웨이퍼 전체나 각 웨이퍼의 칩의 상당 부분을 못쓰게 하는 오류를 발생시킨다. 이로 인한 출시 지연과 수율 저하 문제는 EUV를 사용한 미세화를 지속함에 따라 해결이 더욱 어려워진다.
전통적인 광학 오버레이는 다이 싱귤레이션 중에 잘려 나가는 칩 사이의 스크라이브 라인과 같이 웨이퍼의 비활성 영역에 배치되는 ‘프록시 타겟’을 사용해 다양한 레이어를 정렬한다. 이론적으로 한 번에 한 레이어씩 이 같은 표식을 정렬하면 칩의 모든 핵심 레이어에 걸쳐 수십억 개 피처 에지를 바르게 정렬하는 것이 가능하다.
실무에서 우리가 정렬하고자 하는 개별 피처는 프록시 타겟보다 최소 10배 이상 작다. 리소그래피에 내제된 미세한 변동성과 함께 증착∙식각 등의 공정 단계는 광학 기술로 확인 및 통제가 불가능한 피치 워킹 등과 같은 미세한 문제를 불러온다.
전자빔 기술을 사용해 각 2D 레이어를 스캔하고 패터닝 편차를 식별하는 경우가 많아지고 있다. 하지만 이 같은 노력은 여전히 한 번에 하나의 2D 레이어의 이슈를 진단하고 칩의 다음 레이어가 스캐닝될 때 광학적 조정을 하는데 중점을 둔다. EUV를 사용해 미세화를 지속함에 따라 엔지니어들은 더 많은 ‘사각지대’와 마주치고, 이들은 광학적 수정을 통해 최선을 다하지만 여전히 해결 불가능한 에지 배치 오류 문제로 어려움을 겪고 있다. 뿐만 아니라 양산 중 패터닝 이상현상이 발생하면 프록시 목표 근사치에 의존하는 엔지니어가 새 마스크를 기다리는 동안 몇 주 분량의 시간 및 생산에 손실이 생길 수 있다.
오버레이와 정렬, 라인과 컷 균일성, 라인과 컷 에지 러프니스, 피치 워킹 등의 모든 에지 배치 오류의 원인을 신속하게 특정짓고 진단할 수 있도록 칩의 여러 레이어에 걸쳐 핵심 피처를 직접 이미지화하고 측정하는 3D 이미징 및 패터닝 제어가 필요하다.
이슈 6: 빠른 진행을 위한 빅데이터 및 AI 활용
연구 개발과 양산 속도를 높이기 위해서는 대량의 데이터를 확보하고 고급 분석을 사용해 패터닝 문제에 대한 다양한 요인을 식별하는 것이 이상적이다. 우리는 EUV를 통한 기존의 미세화가 미래에도 지속될 수 있도록 이 데이터를 사용해 가장 넓은 마진 폭의 최적화된 공정 레시피(프로세스 윈도우)를 생성할 것이다.
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