ISSCC 2012, 국제 고체 상태 회로 학회
초저전력 회로, 바이오와 메디컬을 접목시킨 다양한 회로 제시
2012년 International Solid-State Circuits Conference(ISSCC)는 2월 19일부터 23일까지 미국 캘리포니아 샌프란시스코 Marriott Marquis 호텔에서 개최되었다. ISSCC는 IEEE와 IEEE Solid-State Circuits Society(SSCS)의 후원을 받으며, 올해로 59회 째를 맞이했다. IEEE반도체 집적 회로 시스템 및 시스템 집적 분야 학회 중 가장 권위있는 학회이며, 회로 설계 분야의 올림픽으로 불리기도 한다. 올해는 "Silicon System for Sustainability" 라는 주제로 열렸다. "지속 가능"은 인간 사회의 미래를 위해 중요한 테마이며, 이를 위해서 전자회로 기술 발전뿐만 아니라, 시스템 단계에서의 접근이 중요하다. 학회는 9개의 tutorial 코스와 6개의 회로 설계 포럼, 4개의 기조연설, 27개의 테크니컬 세션과 다양한 이브닝 세션으로 구성되었다. 또한, 작년에 처음 시작한 산업계의 데모 세션 (IDS)과 더불어 올해에는 처음으로 학계의 데모 세션(ADS)도 전시되었다. 2012 ISSCC에서는 총 202편의 논문이 채택되어 발표되었다. 이 글에서는 High Bandwidth DRAM & PRAM, Multi Gb/s Receiver and Parallel I/O Techniques, Digital Clocking & PLLs에 대해서 다룰 예정이다.
글: 윤원주 / Department of Electronics and Electrical Engineering, Faculty of Science and Technology, Keio University, wonjooyun@ieee.org
자료 협조: KOSEN(한민족과학기술자 네트워크) / www.kosen21.org
ISSCC 소개
(ISSCC 2012(International Solid-State Circuits Conference)는 2월 19일부터 23일까지 미국 캘리포니아 샌프란시스코 매리어트 호텔에서 열렸다. ISSCC는 1954년에 설립되어 현재는 회로 설계 학회의 올림픽이라 불릴만큼 IEEE 반도체 집적회로 시스템 및 시스템 집적 분야에서 가장 권위있는 학회이다. ISSCC는 IEEE SSCS(Solid-State Circuits Society)의 공식 지원을 받으며, IEDM과 더불어 반도체 및 고체 회로 분야의 양대 산맥 중 하나로, 모든 회로 설계자들의 꿈의 무대이다.
올해는 총 628편의 논문이 제출되었고, 이들 중 엄중한 심사를 거쳐서 총 202편의 논문이 선정되었다. 선정 비율은 약 32.2% 정도이다. 전체 논문 중 극동 지역에서 채택된 논문은 73편으로, 올해에 최초로 지역별 논문 수에서 극동 지역이 아메리카와 유럽을 제치고 1위를 하는 기록을 남겼다. 국가별 채택 순위에서는 66편의 미국 1위에 이어 한국이 30편으로 25편의 일본을 제치고 전체 2위에 올라섰다. 그리고 단일 기관으로 KAIST가 인텔과 같이 13편으로 전체 1위를 차지했다. 참고로 벨기에의 IMEC이 11편, 삼성이 10편이 채택되었다. 한국의 채택논문들의 기관별 현황을 보면, KAIST 13편, 삼성전자 10편, 하이닉스 2편, 포스텍 2편, 고려대학교 1편, 동부하이텍 1편, Anaperior Technology 1편으로 총 30편이다. 분과별로 볼 때 메모리 분과가 8편으로 가장 많고, IMMD 분과가 6편으로 그 뒤를 이었다. 분과별 결과를 봐도 한국은 메모리와 디스플레이에서 강세를 보여줌을 알 수 있었다.
이번 ISSCC 2012의 주제는 "Silicon Systems for Sustainability" 이다. "지속 가능"은 인간 사회의 미래를 위한 중요한 테마이다. 악조건 속에서도 지속적이고 안정적으로 동작하는 전자 회로 시스템을 위해서는 재사용, 재구성, 자가 수리, 자가 형성 등의 기능이 중요하다. 현재는 외부 환경에서도 지속적으로 동작 가능한 시스템은 전기 자동차와 스마트 파워 그리드 시스템에서 찾아볼 수 있고, 앞으로 개발될 실리콘 기술은 '더욱 똑똑한 재사용 지속 가능 시스템'의 실현을 위한 해결책을 제공할 것이다. 이를 달성하기 위해서, 회로 기술 발전뿐만 아니라 시스템 레벨의 접근이 중요한 역할을 할 것이다.
첫 번째 세션으로 총 4개의 여러 산업계 리더들의 기조 연설이 있었다. 샌디스크의 공동 창업자이자 전 대표이사인 엘리 하라리(Eli Harari)는 "Flash Memory ? The Great Distruptor!"라는 제목으로 역사적 관점으로 본 지난 20년 간의 플래시 메모리 기술의 발전에 대하여 발표하였고, ST마이크로일렉트로닉스의 카멜로 파파(Carmelo Papa, Senior Executive VP/GM)는 "The Role of Semiconductors in the Energy Landscape" 라는 제목으로 반도체 산업의 다방면에서의 에너지 절약과 효율적 전송 및 분배에 관한 반도체의 역할에 관하여 발표하였다.
르네사스 전자의 Yoichi Yano(Executive VP)는 "Take the Expressway to Go Greener"라는 제목으로 "앞으로 다가올 더 스마트하고 그린화 하는 미래에서는 MCU가 주요 기술이 될 것"이라고 발표하였고, 인텔의 David Perlmutter(Executive VP)는 "Sustainability in Silicon and Systems Development"라는 제목으로 "outside the box", "inside the box", "inside the socket"으로 나누어 모든 면에 걸쳐서 에너지 효율의 향상을 위한 설계에 노력을 쏟아야 한다고 발표하였다.
이번 학회에는 9개의 튜토리얼 세션이 진행되었다. 각 분야에서 우수한 업적을 보여준 연구자들의 강의로 이루어졌다. 그 주제들은 (1)브로드컴, Hooman Darabi의 "RF Mixers: Analysis and Design Trade-offs", (2)마이크론, Mark Bauer의 "Flash-Memory Based Circuit, System, and Platform Design", (3)충남대 남병규 교수의 "Mobile GHz Processor Design Techniques", (4)NXP반도체, Lucien Breems의 "Wideband Delta-Sigma Modulators", (5)인피니언, Nicola Da Dalt의 "Jitter: Basic and Advanced Concepts, Statistics, and Applications", (6)인텔, Tanay Karnik의 "Power Management Using Integrated Voltage Regulators", (7)미디어텍, Albert Jerng의 "Digital Calibration for RF Transceivers", (8)실리콘랩스, Axel Thomsen의 "Managing Offset and Flicker Noise", 그리고 (9)사이타임, Aaron Partridge의 "Getting In Touch With MEMS: The Electromecanical Interface" 이다. 특히 세 번째 강의를 맡은 충남대 남병규 교수는 아시아인 최초로 ISSCC에서 튜토리얼을 강의한 기록을 세웠고, 이는 그만큼 실력을 인정받았고, 또한 모바일 프로세서가 가장 핫 토픽 중에 하나임을 반증하는 것이라고 할 수 있다.
ISSCC에서는 2011년에 IDS(Industry Demo Session)를 처음 시작하였고, 올해는 ADS(Academic Demo Session)를 IDS와 함께 개최하였다. IDS에 해당하는 논문들은 3.1, 3.6, 5.1, 5.8, 6.5, 7.5, 10.3, 11.6, 12.1, 12.5, 12.7, 19.3, 22.9, 26.6, 26.8이고, 그리고 ADS에 해당하는 논문들은 6.8, 10.6, 10.7, 11.5, 12.4, 15.1, 16.8, 17.2, 17.3, 22.2, 25.2, 26.4, 28.4이다.
매년 ISSCC에서는 여러 회사들이 자신들의 최신 제품을 발표하는 장이기도 했다. 올해에도 역시 인텔은 3가지 차세대 기술에 대해서 발표하였고, 최초의 DDR4 SDRAM이라든지, 최고 용량의 NAND 플래시와 PRAM이 발표되기도 했다. 모바일 프로세서 중에선 처음으로 논문 발표가 있었는데, 주인공은 삼성의 32nm 엑시노스 쿼드코어 프로세서였다.
최근 전 세계 경기는 물론 반도체 경기도 좋지 않았고, 이는 ISSCC 참가자수에서도 나타날 정도였다. 하지만 작년부터 3천명에 육박하는 참가자 수를 회복하고, 올해는 3천명 이상이 ISSCC에 참가하였다. 그만큼 반도체 경기가 다시 살아난다는 좋은 신호라고 생각한다. 그럼에도 불구하고 비용절감 측면이나 더 그린(Green) 사회를 목적으로 하다 보니, 다이제스트를 편집할 때도, 되도록 군더더기 없이 만들도록 노력했다는 편집자의 말이 생각난다. 학회에서 발표된 논문들이 다 같이 한 목소리로 미래에도 지속 가능한 회로 기술에 대해서 얘기하는 가운데, 큰 주축은 이와 같은 그린 소사이어티(Green society)를 향한 의지이다. 현 트렌드를 대변하듯 바이오, 메디컬 관련 회로들도 그 양과 질 측면에서 더욱 풍부해졌고, 좀 더 다양한 응용분야를 찾는 듯 했다. 초저전력으로 대변되는 그린 사회를 추구하는 것과 맞물려 바이오, 메디컬과 융합하는 시도도 적지 않았다. 전통적인 회로 분야에서 한국이 미국이나 일본에 뒤처지는 면이 없지 않아 있었지만, 다양한 응용 분야를 회로 설계 영역으로 가져옴으로써 이런 부분들에서도 선두를 차지할 날이 머지 않아 오기를 기대해본다.
세션 별 주요 발표
1) High Bandwidth DRAM & PRAM
이전까지는 DRAM 세션의 경우 대부분 중간이나 마지막 부분에 위치하곤 했는데, 올해는 이례적으로 기조연설 바로 다음인 세션2에 자리하게 되었다. 같은 시간 대에 마이크로프로세서 세션이 있었기 때문에, 많은 대부분의 사람들은 그 세션을 들으러 움직였지만, DRAM 세션 룸도 거의 꽉 찰 정도로 많은 사람들이 관심을 보여주었다. 특징적으로는 삼성과 하이닉스에서 최초로 DDR4 SDRAM을 발표하였고, 삼성에서 LPDDR3도 발표하였다. 그리고 세계 최고 용량인 8Gb의 PRAM이 삼성에서 발표되었다. 그리고 DRAM Process는 이제 30nm 대를 넘어 20nm대에 이르렀음을 여러 논문에서 보여주고 있었다. DRAM 분야에 있어서 한국이 차지하는 위치를 잘 보여주듯이 총 8개의 논문들은 삼성전자 3편, 하이닉스 2편, 고려대와 하이닉스 산학협력으로 1편, UCLA 1편, 그리고 일본 Keio University(慶應義塾 대학)의 1편으로 구성되어 있다. 한국이 8편 중 6편을 차지하였는데, 게다가 다른 2편도 발표자는 모두 한국인이라 Co-Chair는 리허설 때 이 세션을 Korean Session이라고 농담삼아 얘기하기도 했다. 올해 ISSCC에서 최초로 DDR4 SDRAM이 발표됨으로써 비로소 DRAM 데이터 레이트 트렌드 그래프에 실질적인 한 획을 그었다고 할 수 있다.
그림 1. DRAM 과 High-Speed I/O 경향
현재 주류인 DDR3 1600의 2배에 해당하는 데이터 레이트를 갖고, 또한 1.5V에서 1.2V로 동작 전원 전압을 내림으로써 전력 소모 또한 감소시켰다. 2013년에 상용화될 예정이라는 DDR4 SDRAM의 첫 모습을 ISSCC에서 확인할 수 있는 좋은 기회였고, 앞으로의 발전 방향이 궁금하다. 그림 1에 DRAM과 고속 I/O의 경향 그래프가 나타나 있는데, 실제 회로도 그렇지만, 많은 부분에서 그래픽 DRAM의 고속 관련 기술들이 DDR4에 차용된 듯 하다. 단일 칩, 모듈 핀(pin) 속도로는 3Gb/s를 넘어서게 되었는데, 기존의 데스크톱 또는 서버 시스템에서 쓰이는 일반적인 소켓 형식으로 대용량화를 꾸미기에는 여러 가지 문제 때문에 어려움이 많아 보인다. 따라서 JEDEC에서는 DDR4의 경우 기존의 멀티 드롭 방식을 버리고, 포인트-투-포인트 방식으로 하려고 시도하였고, 대용량화를 위해 컨트롤러와 모듈 사이에 스위치 패브릭(Switch Fabric)을 두어 이를 관리하고자 하였다. 하지만, 그로 인해 증가되는 레이턴시와 보드 제작 비용 등을 감안하면 그리 좋은 해결책은 아니다. 최근 들어 DDR4 세대를 맞이하여 로딩이 적은 새로운 모듈 규격을 만들려는 JEDEC의 시도도 이러한 노력 중의 하나이다.
그림 2. [S2.1.4] Write path with PVT tolerant data-fetching scheme
그림 3. [S2.1.6] 측정 결과와 DDR3와의 비교 테이블
첫 번째로 발표된 논문은 이번 ISSCC의 하이라이트 논문이기도 한 삼성의 3.2Gb/s DDR4 SDRAM이다. 논문 제목은 "A 1.2V 30nm 3.2Gb/s/pin 4Gb DDR4 SDRAM with Dual-Error Detection and PVT-Tolerant Data-Fetch Scheme"이며, 발표자는 Kyomin Sohn이다. 현재 주류인 DDR3에 비하여 가장 크게 변화한 부분은 첫째로 전원 전압이1.5V에서1.2V로 줄어든 것이고, 둘째로 pseudo open drain I/O 인터페이스의 채용이고, 마지막으로 데이터 레이트가 1.6Gb/s에서 2배인 3.2Gb/s로 증가했다는 점이다. 이들을 가능하게 하기 위하여, 여러 가지 방법들이 제안되었다. 고속 동작에서 I/O의 전력 소모를 줄이고, SSN 노이즈를 줄이기 위하여 DBI(Data Bus Inversion)이 채용되었고, 신뢰성있는 전송을 보장하기 위해 DQ를 위한 CRC와 CA(command address) parity 등의 Dual-Error detection 방법이 사용되어 설계되었다. 그리고 기본적으로 수신 단에서의 성능 향상을 위해서 enhanced gain buffer와 PVT에 둔감한 fetch scheme이 사용되었고, DDR4의 출력 지터 요구 조건을 만족하기 위해서 데이터 레이트에 따라 초기 상태에서 DLL의 딜레이 라인 종류를 선택할 수 있게끔 했다. PVT tolerant data-fetching scheme은 그림 2.[S2.1.4]에 나타나 있고, 측정 결과인 Shmoo plot과 성능 요약 테이블은 그림 3.[S2.1.6]에 나타나 있다.
두 번째로 발표된 논문은 "A 1.2V 38nm 2.4Gb/s/pin 2Gb DDR4 SDRAM with Bank Group and x4 Half-Page Architecture"이고, 발표자는 하이닉스의 Kibong Koo이다. 이 논문에서는 GDDR5에서 차용한 뱅크 그룹(Bank Group) 구조, 내부 레퍼런스 전압인 IVREF, 그리고 동작 주파수 영역을 확장하기 위한 프리 앰퍼시스(Pre-Emphasis) 기술이 제안되었다. 결과적으로 2.4Gb/s의 속도로 1.0V에서 동작 가능하였다. 그림 4.[S2.2.2]는 전체 뱅크 구조와 뱅크간에 공유하는 Row 디코더 등을 보여주고 있고, 그림 5.[S2.2.6]는 칩사진과 측정 결과를 보여주고 있다.
그림 4. [S2.2.2] (a)뱅크 그룹과 GIO 구조 (b)2-bank 공유 row 디코더 (c)x4 half page 구조
그림 5. [S2.2.6] (a) 칩 사진 (b) DDR3와의 전류 소모 비교와 측정 Shmoo plot
세 번째 논문은 하이닉스의 Kyu-Nam Lim이 발표하였고, 제목은 "A 1.2V 23nm 6F2 4Gb DDR3 SDRAM with Local-Bitline Sense Amplifier, Hybrid LIO Sense Amplifier and Dummy-Less Array Architecture"이다. 이 논문은 현재 주류를 이루는 DDR3 SDRAM이 드디어 20nm 대의 공정으로 진입했음을 알려주는 중요한 지표이다. DDR3로써는 낮은 전압인 1.2V를 구현하기 위해서 새로 L-BLSA(Local bitline sense amplifier)가 제안되었다. 그림 6.[S2.3.1] (a)가 L-BLSA의 회로도이고, 그 동작 모습은 (d)와 같다. 기존의 LGA와 같이 low-Vt latch를 부분적으로 활성화시키는 것은 같지만, 공통 ground node인 (SB)를 high-Vt latch와 공유하는 점이 다르다. 이로 인해 tRCD+tAA를 1.2ns 더 빠르게 만들어 주어 저전압에서도 빠른 동작을 가능하게 하였다. 또한 다이 면적을 줄이기 위해 엣지(edge) 더미 어레이를 사용하지 않고 6F2구조를 구현하였다. 기존에는 엣지 어레이에서 반 길이의 BL(bit line)을 사용하고 인접한 BL끼리 연결하여 커패시턴스를 같게 유지하는 방법으로 구현하였는데, 이 논문에서는 더미 어레이를 사용하지 않는 방법을 사용하였다. 이 때 발생하는 BL 값에 따라 다른 불균형적인 커패시턴스 값은 따로 조절 가능한 커패시터 어레이로 보상해주어 작은 다이 면적을 구현했다. dummy-less 어레이 구조는 그림 7.[S2.3.4]에 나타나 있다. DRAM 칩은 23nm 공정으로 구현되었고, 2Cu+1Al의 메탈과 듀얼 게이트 CMOS 공정을 사용하였다. 칩 면적은 30.9㎟이다.
그림 6. [S2.3.1] (a) L-BLSA, (b) LGA, (c) conventional BLSA, (d) L-BLSA
operation method, (e) tRCD+tAA min. sim. results of L-BLSA vs. C-BLSA
그림 7. [S2.3.4] 6F2 Open-bit line 구조 (a) conventional,
(b) dummy-less array, (c) edge BLSA schematic
네 번째 논문은 삼성전자의 논문으로 "A 1.2V 30nm 1.6Gb/s/pin 4Gb LPDDR3 SDRAM with Input Skew Calibration and Enhanced Control Scheme"이며, 발표자는 박준영이다. LPDDR2의 계승자로써 wide-I/O DRAM이 거론되기도 했지만, 적층 일드(yield)나 여러 가지 불리한 점들 때문에 1.2V LPDDR3가 제안되었다. 그림 8.[S2.4.1]에서 칩 전체 구조의 블록도를 볼 수 있는데, 셀 어레이 위로 데이터와 제어 신호들을 배치하기 때문에 칩 면적도 감소하고 전송 딜레이나 크로스톡도 개선할 수 있었다. 증가하는 데이터 속도 때문에 AC 파라미터 맞추기가 쉽지 않아 GDDR5에서 사용되었던 CA 트레이닝과 Write Leveling을 사용하여 setup/hold와 tDQSS 마진을 개선하였다. 그림 9.[S2.4.2]는CA training에 관한 블록도와 동작 타이밍도이다. 기존의 모바일 DRAM과 달리 ODT(on-die termination)와 TCR(temperature-compensated refresh) 기술이 채용되었고, CPASR(comprehensive partial-array self-refresh)도 채용되어, 성능 향상과 전력 감소에 많은 노력을 기울였다. 총 리드 전력 소모는 ODT를 제외하고 5pF 로딩으로 1.6Gb/s 동작을 했을 때, 406mW이고, I/O전력 효율은 핀당 3.7mW/Gb/s이다. 1.6Gb/s 동작할 때, 1.05V까지 내릴 수 있었고, 칩 면적은 82㎟이다.
다섯 번째 논문은 세계 최고 용량 PRAM에 관한 논문인데, 삼성의 최영돈이 발표했으며, 제목은 "A 20nm 1.8V 8Gb PRAM with 40MB/s Program Bandwidth"이다. PRAM은 DRAM 대비 더 나은 비용 효율성을 가진다. 왜냐하면, 셀을 형성하는데 커패시터 없이 가능하기 때문에 더 적은 공정 과정을 사용하고, 또 diode-switched PRAM의 셀 사이즈가 4F2에 불과하기 때문에, DRAM셀 사이즈에 비해 약 60%만 차지하기 때문이다. 하지만 PRAM write시의 고전압, 고전류로 인해 셀 서브 어레이에서 WL과 BL의 셀렉션 스위치의 면적이 큰 비중을 차지하게 된다. 이에 이러한 오버헤드를 줄이기 위해서 WL과 BL당 셀의 개수를 최대화 시키는 구조를 갖게 되었다. parasitic 저항값을 줄임으로써 센싱 마진을 증가시킬 수 있는데, 이를 위해서 기존의 single LY를 사용하는 방식에서 dual-LY와multi-WL 기술을 사용하여 이 값을 줄일 수 있었다. 그림 10.[S2.5.6]은8Gb PRAM의 특성 요약이다. LPDDR2 인터페이스를 사용하고 40MB/s의 Write Bandwidth를 가지며, 칩 사이즈는 59.4㎟이다. 그림 11.[S2.5.7]은 제안된 PRAM의 칩 사진을 보여준다.
그림 8. [S2.4.1] 4Gb LPDDR3 SDRAM의 칩 구조
그림 9. [S2.4.2] CA training 블록도와 타이밍도
그림 10. [S2.5.6] 설계 칩의 특성 요약
그림 11. [S2.5.7] 칩 사진
여섯 번째 논문은 하이닉스와 고려대의 산학 협력으로 발표되었고, 발표자는 이현우이다. 제목은 "A 283.2μW 800Mb/s/pin DLL-Based Data Self-Aligner for Through-Silicon Via(TSV) Interface" 이다. 이 논문은 칩을 TSV를 이용하여 4단으로 적층했을 때, 각 칩의 특성이 다를 것임을 예상하고, 최종 출력 단에서 같은 타이밍을 갖도록 각 칩에서 DLL을 이용하여 칩들의 특성 차이를 보상해주는 방법을 제안하였다. 본 논문에서 제안한 DBDA(DLL-based data self-aligner)에는 두 가지 모드, SSAM(synchronous self-align mode)과 SAM(self-align mode)가 있다. SAM은 각 칩들을 비교하여 skew가 가장 느린 칩을 기준으로 맞추는 self-align 방식이고, SSAM은 그와 동시에 외부 클럭과도 동기를 맞추는 방식이다. 그림 12[S2.6.2]는 싱글 다이에 꾸며본 pseudo-TSV 칩의 블록도이고, 그림 13[S2.6.6]은 측정 결과이다. 4개의 칩은 TSV 모델로 연결되어 있고, 각기 다른 딜레이 양을 갖는 PSM(process skew modeling delay)을 갖고 있어서 서로 다른 skew 모습을 갖는다. 측정 결과 4개 칩 모두 같이 align 됨을 볼 수 있었다.
그림 12. [S2.6.2] DBDA 구성을 갖는 TSV 기반의 적층 DRAM 칩의 블록도
그림 13. [S2.6.6] DBDA 클럭들의 오실로스코프 캡쳐
일곱 번째 논문은 "An 8Gb/s/pin 4pJ/b/pin Single-T-Line Dual(Base+RF) Band Simultaneous Bidirectional Mobile Memory I/O Interface with Inter-Channel Interference Suppression"이며 발표자는 UCLA의 Yanghyo Kim이다. 이 논문은 STL(single-transmission-line)을 이용한 DBI(dual-band interconnect)에 관한 논문인데, 기존의 DBI에 비해 여러 가지들을 해결하였다. 첫째로 STL에는 커먼모드 제거 능력이 없는데, 이를 보상하기 위해서 ICI(inter-channel interference) suppression 기술이 사용되었고, 둘째로 LC-발진기 대신에 링 발진기를 사용함으로써, 다이 면적을 15% 감소시킬 수 있었다. 세 번째로 더 나은 신호 혼합을 위해서 큰 와이어 본딩 인덕턴스를 제거하고, 칩과 보드 간의 연결은 플립칩 연결을 사용하였다. 그림 14.[S2.7.1]는 새로 제안된 구조와 기존의 방식 간의 차이를 보여준다. DRAM 컨트롤러 입장에서 타이밍에 대한 이득도 기대할 수 있다. 그림 15[S2.7.2]는 컨트롤러 측과 메모리 측의 칩 사진을 보여주고, 실험에 사용된 테스트 보드 사진을 보여준다. 제안된 칩은 65nm 공정으로 제작되었고, 1.2V의 전원전압을 사용한다. 8Gb/s/pin의 data rate을 4pJ/b/pin의 에너지 효율로 얻어낼 수 있었다.
그림 14. [S2.7.1] 기존의 방식과 제안된 구조의 동작 방식의 비교
그림 15. [S2.7.2] 칩 사진과 테스트 보드
마지막으로 여덟 번째 논문은 일본 Keio University의Won-Joo Yun이 발표했으며, 제목은 "A 7Gb/s/Link Non-Contact Memory Module for Multi-Drop Bus System Using Energy-Equipartitioned Coupled Transmission Line" 이다. 이 세션에서 이미 발표되었지만, DDR4세대로 넘어오면서, 기존의 메모리 대용량화를 위한 멀티 드롭 방식은 서서히 한계점에 다다르고 있다. 이미 DDR3에서는 메모리 모듈에 버퍼가 없이는 채널 당 2개의 모듈이 최대치이다. 따라서 이 논문에서는 임피던스 매칭이 안좋아서 리플렉션이 생기는 stub 대신에 방향성 결합기(directional coupler)를 이용하는 비접촉 방식을 이용하여 5개의 메모리 모듈을 장착한 채로 7Gb/s의 데이터 전송 속도를 이뤄낼 수 있었다. 이러한 커플러를 이용한 멀티 드롭의 경우에 Bus의 끝에 가까운 부분에서 더 많은 에너지를 가져갈 수 있는데, 커플러의 특성을 이용하여 각 모듈에서 각기 다른 수직 거리를 이용함으로써, 같은 양의 에너지가 모든 모듈에 전달될 수 있도록 구성하였다. 그림 16[S2.8.2]은 이 논문에서 보여준 프로토타입이고, 그림 17[S2.8.5]은 테스트칩 연결 없이 채널 특성만을 보기 위해, 커플러 채널만으로 구성된 프로토타입 보드로 측정했을 때의 아이 패턴(Eye pattern)이다. 제안된 energy equipartition 방식을 사용했을 때, 더 나은 성능을 보여줌을 알 수 있다.
그림 16. [S2.8.2] Energy-Equipartitioned CTL-based multi-drop bus system
그림 17. [S2.8.5] Measured eye pattern (only channel)
수 Gb/s의 데이터 전송은 시스템 간의 케이블을 통해서, PCB 보드 상에서, 또는 한 개의 패키지 안에 적층된 여러 칩들 간의 연결에서 필요하다. 하나의 기술만으로는 여러 다양한 규격과 시스템의 요구 사항을 모두 최적화하여 만족시킬 수는 없다. 고속 백플레인은 복잡한 equalization이 필요하고, 광 연결은 전기 신호와 광 신호 도메인 간의 변환과 인터페이스가 필요하며, 메모리는 crosstalk과 skew를 막을 수 있는 컴팩트한 병렬 I/O가 필요하다. 이 세션에서는 이러한 여러 가지들을 가능하게 하는 논문들이 발표되었다. 참고로 이 세션에서 논문을 발표한 기관은 CALTECH 1편, 램버스 2편, IBM T.J. Watson 연구소 2편, 포항공대와 삼성전자 산학협력 1편, 포항공대 1편이다.
이 세션 중 관심있는 논문은 여섯 번째 논문인 "A 5Gb/s Single-Ended Parallel Receiver with Adaptive FEXT Cancellation"이었으며, 발표자는 Postech의 Seon-Kyoo Lee였다. 수 Gb/s로 동작하는 고속 통신이 보편화되면서, 전기적 자기적 커플링으로 인한 crosstalk 잡음이 매우 중요한 노이즈 요인이 되어가고 있다. 따라서 트랜시버 회로 자체의 주의 깊은 설계도 중요하지만, 전송 라인의 physical dimension 또한 주의 깊은 고려가 필요하다. 두 parallel 전송 선로가 있을 때, NEXT(near-end crosstalk) 보다는 FEXT(far-end crosstalk)가 더 큰 문제를 유발한다. 본 논문에서는 adaptive crosstalk cancellation(XTC)를 이용한 parallel receiver를 제안하였고, 0.13μm CMOS 공정으로 제작되어 5Gb/s에서 BER 10-12를 달성하고 CIJ(crosstalk-induced jitter)를 75퍼센트까지 줄일 수 있었다. 그림 18[S7.6.2]은 adaptive XTC의 개념에 대해서 설명해주고 있다. 각 채널의 far-end에 adaptation logic에 의해 조절 가능한 CXTC를 두고, 커패시터 커플링의 부족을 이 캡의 양을 증가시켜 보상해줌으로써 결과적으로 FEXT를 제거하는 효과를 얻고 있다. Adaptation logic은 락킹된 상태에서 뱅뱅 토글링이 발생하는 것을 방지하기 위해서 총 32개의 샘플을 수집하고 이 들 중 23개의 UP 또는 DN 신호가 존재할 때만 CXTC 값을 1b 변경시키는 hysteresis 동작을 수행한다. 그림 19[S7.6.6]은 4인치와 8인치의 전송 선로에서 각각 측정한 결과이다. Adaptive XTC를 사용한 결과가 더 좋은 성능을 보여주고, 4인치와 8인치 각각의 경우에 대해서는 CIJ를 75%와 70% 줄일 수 있었다. PLL을 포함한 리시버 전력 소모는 5Gb/s 동작에서 65mW이고, 이는 핀 당 4.3mW/Gb/s의 에너지 효율을 갖는다. 최소의 하드웨어 추가로 채널의 추가가 쉽기 때문에 메모리 인터페이스와 같은 저비용 고밀도 single-ended parallel link에 적합하다고 생각된다.
Digital Clocking & PLLs
많은 아날로그 회로들이 디지털 기술의 이점들을 채용하고 있다. PLL은 점차적으로 디지털 기술과 블록들을 집적하고 있고, 곧 이어 디지털 SOC에 직접 구현되어 가고 있다. 그럼으로써 시스템에서 전력 소모와 비용 절감의 효과를 보고 있다. 이 세션에서는 새로운 기술을 가진 디지털 PLL들이 발표되었다. 특징적으로 400fs의 지터를 갖는 MDLL과 가장 최신 기술인 22nm 공정 기술로 만들어진 PLL이 발표되었다. 각 논문들의 발표 기관은 삼성전자, Oregon State Univ., National Taiwan Univ., 인텔, 도시바이다. 이 세션 중 관심있는 논문들에 대해서 간략하게 훑어보도록 하겠다.
그림 18. [S7.6.2] adaptive XTC의 concept
그림 19. [S7.6.6] 5Gb/s에서 4인치와 8인치 라인의 bathtub 측정 결과
우선 첫 번째로, 이 세션의 두 번째 논문은 Oregon State Univ.의 Amr Elshazly가 발표한 "A 2.5GHz 890mW Digital MDLL with 400fsrms Integrated Jitter, -55.6dBc Reference Spur and 20fs/mV Supply-Noise Sensitivity Using 1b TDC" 이다. 기존의 DPLL(digital PLL)은 작은 면적, 아날로그 회로 대비 둔감한 성능 변화, 그리고 쉬운 스케일 가능성 등의 장점을 갖고 있으나, TDC의 quantization error를 줄이는 것과 발진기의 phase noise를 줄이는 것은 서로 상충되는 일이다. 다시 말해 큰 전력 소모와 면적을 소모하면서까지 로우 지터를 구현하려면 high-resolution TDC 또는 로우-노이즈 발진기가 필요하다. Analog MDLL은 PLL에 비하여 랜덤 지터 특성이 뛰어나지만 SPO(static phase-offset)이 인가된 지터 성능 저하 때문에 한계가 있다. 이를 없애고 저지터 성능을 디지털 MDLL이 구현할 수 있지만 여전히 high-resolution TDC가 필요하고, 이는 전원 전압 노이즈에 취약하다. 이 모든 문제점들을 해결하기 위해서 본 논문에서는 1b TDC를 사용하고 저지터 특성을 갖는 DMDLL을 제안하였다. 그림 20.[S14-2-2]는 본 논문에서 제안한 DXRO(digitally-controlled multiplexed ring oscillator)의 회로도를 나타낸다. 그림 21[S14-2-5]는 비교적 큰 전원전압 노이즈를 주었을 때, 기존의 digital PLL과 제안된 MDLL간의 지터 특성을 보여준다. 제안된 구조가 더 나은 성능을 보여줌을 알 수 있다.
두 번째로는 이 세션의 세 번째 논문으로 National Taiwan Univ.의 Min-Han Hsieh가 발표한 "A 6.7MHz-to-1.24GHz 0.0318mm2 Fast-Locking All-Digital DLL in 90nm CMOS"이다. 첫 출전이지만, 꽤 많은 수의 사람들이 관심을 보여주었다. 보통으로 쓰이는 디지털 DLL은 여러 단의 디지털 셀들을 단위 유닛으로 이동해서 전체 동작 모습을 갖는데, 이로 인해 동작 범위가 결정되곤 했다. 즉, 디지털 DLL에서 딜레이 라인의 전체 딜레이 양에 따라서 DLL의 locking range가 정해진다. 하지만 본 논문에서는 자체적으로 링 발진기를 이용함으로써, 동작 영역의 한계를 벗어났다. 그림 22.[S14.3.1]는 이와 같이 제안된 ADDLL(All-Digital DLL)의 동작 개념도를 나타낸다. 그림 23.[S14.3.6]은 제안된 DLL이 기존의 여타 DLL들 보다 모든 측면에 있어서 우수함을 보여준다. 개인적으로 늘 DLL에 관심을 갖고 학회마다 주의깊게 보곤 했는데, ISSCC에서 DLL 단독 논문이 나오기는 실로 오랜만이라고 할 수 있다. ISSCC라고 제출하기 주저하기 보다는 아무리 작은 아이디어라도 잘 꾸미고 잘 구현하여 좋은 성능을 보인다면, 논문 채택의 가능성도 높이는 길이라 생각된다.
그림 20. [S14-2-2] digitally-controlled multiplexed ring oscillator (DXRO) 회로도
그림 21. [S14-2-5] 200mVpp의 전원 전압 노이즈를 주었을 때의 DMDLL과 DPLL의 성능 측정 결과 비교
그림 22. [S14-3-1] 제안된 ADDLL의 개념도
그림 23. [S14-3-6] 측정 결과 성능 요약
결론
2012년 2월에 미국 샌프란시스코 메리어트 호텔에서 열린 ISSCC는 올해로 59번째를 맞이하였고, 성황리에 그 일정을 모두 마쳤다. 살아나는 반도체 경기를 대변하듯, 올해는 참가자 수가 3천명을 넘어섰다. 1개의 플레너리 세션을 포함하여 총 28개의 세션이 열렸고, 모두 뜨거운 관심 속에 성황리에 치러졌다. 이번 ISSCC의 주제는 지속 가능한 실리콘 시스템으로 많은 논문들이 이 주제에 부합하는 신기술들을 보여주었다. 올해도 역시 세계 최초, 세계 최고의 타이틀을 단 여러 논문들이 발표되고, 많은 사람들의 관심을 끌었다. 대표적으로 인텔의 새 프로세서와 관련 기술들, 세계 최초로 발표된 DDR4, LPDDR3, 쿼드코어 모바일 프로세서, 세계 최대 용량의 8Gb PRAM, 128Gb NAND Flash 등 명실공히 최첨단 기술의 발표장임을 온몸으로 느낄 수 있었다. 그리고 많은 회사, 대학, 연구 기관들이 초저전력 회로들, 바이오와 메디컬을 접목시킨 여러 회로들을 제시함으로써 반도체 회로 설계 분야가 나아갈 방향을 제시하는 듯 했다. 올해는 최초로 아시아의 발표 논문 개수가 북미를 앞질렀고, 단일 국가로는 미국에 이어 두 번째로 많은 논문을 우리나라가 발표한 기록적인 해라고 볼 수 있다. 내년 ISSCC의 주제는 ISSCC 개최 60주년을 맞이하는 "60 Years of (EM)Powering The Future" 이다. 60주년을 맞아 어떤 새로운 논문들이 발표될지, 우리나라에서는 얼마나 많고 좋은 결과물들이 발표될지 벌써부터 기대가 된다.
참고문헌
TPC Members
Program Chair: Hideto Hidaka, Renesas Electronics, Itami, Japan
Program Vice Chair: Bram Nauta, University of Twente, Enschede, The Netherlands
Analog
Chair: Bill Redman-White, NXP Semiconductors, Southampton, United Kingdom
Ivan Bietti, ST Microelectronics, Grenoble, France
Tony Chan Carusone, University of Toronto, Toronto, Canada
Gyu-Hyeong Cho, KAIST, Daejon, Korea
Baher Haroun, Texas Instruments, Dallas, TX
Jed Hurwitz, Broadcom, Edinburgh, United Kingdom
Minkyu Je, Institute of Microelectronics, A*STAR, Singapore
Wing Hung Ki, HKUST, Clear Water Bay, Hong Kong
Peter Kinget, Columbia University, New York, NY
*Kimmo Koli, ST-Ericsson Oy, Turku, Finland
Jae-Youl Lee, Samsung Electronics, Yongin, Korea
Tsung-Hsien Lin, National Taiwan University, Taipei, Taiwan
Chris Mangelsdorf, Analog Devices, Tokyo, Japan
Jafar Savoj, Xilinx, San Jose, CA
Michiel Steyaert, KULeuven, Hevrelee, Belgium
Axel Thomsen, Silicon Laboratories, Austin, TX
Ed van Tuijl, University of Twente, Enschede, The Netherlands
Data Converters
Chair: Venu Gopinathan, Texas Instruments, Bangalore, India
Brian Brandt, Maxim Integrated Products, North Chelmsford, MA
*Lucien Breems, NXP Semiconductors, Eindhoven, The Netherlands
Klaas Bult, Broadcom, Bunnik, The Netherlands
Marco Corsi, Texas Instruments, Dallas, TX
Dieter Draxelmayr, Infineon Techologies, Villach, Austria
Michael Flynn, University of Michigan, Ann Arbor, MI
Gabriele Manganaro, Analog Devices, Wilmington, MA
Yiannos Manoli, University of Freiburg, IMTEK, Freiburg, Germany
Takahiro Miki, Renesas Electronics, Itami, Japan
Gerhard Mitterregger, Intel Mobile Communications Austria, St. Magdalen, Austria
Un-Ku Moon, Oregon State University, Corvallis, OR
Boris Murmann, Stanford University, Stanford, CA
Katsu Nakamura, Analog Devices, Wilmington, MA
Shanthi Pavan, Indian Institute Of Technology, Chennai, India
Michael Perrott, Masdar Institute of Science and Technology, Abu Dhabi, United Arab Emirates
Energy-Efficient Digital
Chair: Tzi-Dar Chiueh, National Chip Implementation Center, Hsinchu, Taiwan
Kazutami Arimoto, Renesas Electronics, Hyogo, Japan
*Ming-Yang Chao, Mediatek, Hsinchu, Taiwan
Wim Dehaene, KU Leuven, Leuven, Belgium
Vasantha Erraguntla, Intel Technology India, Bangalore, India
Stephen Kosonocky, Advanced Micro Devices, Fort Collins, CO
Shannon Morton, Nvidia, Bristol, United Kingdom
Byeong-Gyu Nam, Chungnam National University, Daejeon, Korea
Michael Phan, Qualcomm, Raleigh, NC
Michael Polley, Texas Instruments, Dallas, TX
Masaya Sumita, Panasonic, Moriguchi, Japan
Kees van Berkel, ST-Ericsson, Eindhoven, The Netherlands
High-Performance Digital
Chair: Stefan Rusu, Intel, Santa Clara, CA
*Lew Chua-Eoan, Qualcomm, San Diego, CA
Tim Fischer, AMD, Fort Collins, CO
Joshua Friedrich, IBM, Austin, TX
Hiroo Hayashi, Toshiba, Kawasaki, Japan
Anthony Hill, Texas Instruments, Dallas, TX
Atsuki Inoue, Fujitsu, Kawasaki, Japan
Tanay Karnik, Intel, Hillsboro, OR
Tobias Noll, RWTH Aachen University, Aachen, Germany
Luke Shin, Oracle, San Jose, CA
Vladimir Stojanovic, MIT, Cambridge, MA
Se-Hyun Yang, Samsung, Yongin, Korea
Imagers, MEMS, Medical and Displays
Chair: Roland Thewes, TU Berlin, Berlin, Germany
JungChak Ahn, Samsung Electronics, Yongin, Korea
Jan Bosiers, Teledyne DALSA Professional Imaging, Eindhoven, The Netherlands
Timothy Denison, Medtronic, Minneapolis, MN
Maysam Ghovanloo, Georgia Institure of Technology, Atlanta, GA
*Christoph Hagleitner, IBM Research, Ruschlikon, Switzerland
Makoto Ikeda, University of Tokyo, Tokyo, Japan
Robert Johansson, Aptina Imaging, Oslo, Norway
Sam Kavusi, Bosch Research and Technology Center, Palo Alto, CA
Shoji Kawahito, Shizuoka University, Hamamatsu, Japan
Wentai Liu, UC Santa Cruz, Santa Cruz, CA
Kofi Makinwa, Technical University of Delft, Delft, The Netherlands
Young-Sun Na, LG Electronics, Seoul, Korea
Jun Ohta, Nara Institute of Science & Technology, Nara, Japan
Yusuke Oike, Sony, Kanagawa, Japan
Maurits Ortmanns, University of Ulm, Ulm, Germany
Aaron Partridge, SiTime, Sunnyvale, CA
David Stoppa, Fondazione Bruno Kessler, Trento, Italy
Memory
Chair: Kevin Zhang, Intel, Hillsboro, OR
Colin Bill, Global Foundries, Sunnyvale, CA
Leland Chang, IBM T. J. Watson Research Center, Yorktown Heights, NY
Joo Sun Choi, Samsung, Hwasung, Korea
Sungdae Choi, Hynix Semiconductor, Icheon, Korea
Michael Clinton, Texas Instruments, Dallas, TX
Jin-Man Han , Samsung Electronics, Hwasung, Korea
*Satoru Hanzawa, Hitachi Central Research Laboratory, Tokyo, Japan
Heinz Hoenigschmid, Elpida Memory, Munich, Germany
Nicky C.C. Lu, Etron Technology, Hsinchu, Taiwan
Cormac O'Connell, TSMC, Ottawa, Canada
Yasuhiro Takai, Elpida Memory, Sagamihara, Japan
Daisaburo Takashima, Toshiba, Yokohama, Japan
Ken Takeuchi, University of Tokyo, Tokyo, Japan
Daniele Vimercati, Micron Technology, Agrate, Italy
Tadaaki Yamauchi, Renesas Electronics, Itami, Japan
RF
Chair: Andreia Cathelin, STMicroelectronics, Crolles Cedex, France
Ehsan Afshari, Cornell University, Ithaca, NY
Pietro Andreani, Lund University, Lund, Sweden
Hooman Darabi, Broadcom, Irvine, CA
Brian Floyd, North Carolina State University, Raleigh, NC
*Joseph Golat, Motorola, Algonquin, IL
Songcheol Hong, KAIST, Daejeon, Korea
Mike Keaveney, Analog Devices, Limerick, Ireland
Harald Pretl, Intel Mobile Communications, Linz, Austria
Gabriel Rebeiz, University of California, San Diego, La Jolla, CA
Carlo Samori, Politecnico di Milano, Milano, Italy
Bogdan Staszewski, TU Delft, Delft, The Netherlands
Piet Wambacq, imec, Leuven, Belgium
Taizo Yamawaki, Renesas Mobile, Takasaki, Japan
Masoud Zargari, Qualcomm-Atheros, Irvine, CA
Jing-Hong Conan Zhan, MediaTek, HsinChu, Taiwan
Michael Zybura, RF Micro Devices, Scotts Valley, CA
Technical Directions
Chair: Siva Narendra, Tyfone, Portland, OR
Pascal Ancey, STMicroelectronics, Crolles, France
Ahmad Bahai, National Semiconductor, Santa Clara, CA
*Azeez Bhavnagarwala, GLOBALFOUNDRIES, Hopewell Junction, NY
Shekhar Borkar, Intel, Hillsboro, OR
Alison Burdett, Toumaz Technology, Abingdon, United Kingdom
Eugenio Cantatore, Eindhoven University of Technology, Eindhoven, The Netherlands
Eric Colinet, CEA-LETI, Grenoble, France
Fu-Lung Hsueh, TSMC, Hsinchu, Taiwan
Uming Ko, Texas Instruments, Houston, TX
Tadahiro Kuroda, Keio University, Yokohama, Kanagawa, Japan
Masaitsu Nakajima, Panasonic, Moriguchi, Japan
David Ruffieux, CSEM, Neuchatel, Switzerland
Satoshi Shigematsu, NTT Electronics, Yokohama, Japan
Chris Van Hoof, IMEC, Leuven, Belgium
Hoi-Jun Yoo, KAIST, Daejeon, Korea
Wireless
Chair: David Su, Atheros Communications, San Jose, CA
Didier Belot, ST Microelectronics, Crolles, France
Gangadhar Burra, Texas Instruments, Dallas, TX
George Chien, MediaTek, San Jose, CA
Jan Crols, AnSem, Heverlee, Belgium
Ranjit Gharpurey, University of Texas at Austin, Austin, TX
Hossein Hashemi, University of Southern California, Los Angeles, CA
Myung-Woon Hwang, FCI, Sungnam, Korea
Albert Jerng, Ralink, Jhubei, Taiwan
Eric Klumperink, University of Twente, Enschede, The Netherlands
Shouhei Kousai, Toshiba, Kawasaki, Japan
Domine Leenaerts, NXP Semiconductors, Eindhoven, The Netherlands
Sven Mattisson, Ericsson AB, Lund, Sweden
*Kenichi Okada, Tokyo Institute of Technology, Tokyo, Japan
Yorgos Palaskas , Intel, Hillsboro, OR
Aarno Parssinen, Renaesas Mobile, Helsinki, Finland
Woogeun Rhee, Tsinghua University, Beijing, China
Iason Vassiliou, Broadcom, Alimos, Greece
Wireline
Chair: Daniel Friedman, IBM Thomas J. Watson Research Center, Yorktown Heights, NY
Ajith Amerasekera, Texas Instruments, Dallas, TX
Ken Chang, Xilinx, San Jose, CA
SeongHwan Cho, KAIST, Daejon, Korea
Nicola Da Dalt, Infineon, Austria
Ichiro Fujimori, Broadcom, Irvine, CA
Chewnpu Jou, TSMC, Hsinchu, Taiwan
Jack Kenney, Analog Devices, Somerset, NJ
Miki Moyal, Intel Israel, Haifa, Israel
Masafumi Nogawa, NTT Microsystem Integration Laboratories, Atsugi, Japan
Bob Payne, Texas Instruments, Dallas, TX
Tatsuya Saito, Hitachi, Kokubunji, Tokyo, Japan
Ali Sheikholeslami, University of Toronto, Toronto, Canada
Jae-Yoon Sim, POSTECH, Pohang, Korea
John T. Stonick, Synopsys, Hillsboro, OR
*Koichi Yamaguchi, Renesas Electronics, Kawasaki, Japan
Hisakatsu Yamaguchi, Fujitsu Laboratories, Kawasaki, Japan
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