FPGA
전자장비 제품들이 복잡성과 기능성이 높아짐에 따라서 이러한 제품을 개발하고 지원하기 위한 비용이 갈수록 높아지고 있으며 설계 및 디버깅, 제조, 가동 및 유지보수 측면에서 또한 비용이 증가하고 있다. 이 글에서는 Altera의 ArriaⓇ V FPGA 디바이스를 이용함으로써 이러한 모든 측면에서 비용을 절감할 수 있다는 것에 대해서 설명한다.
자료 제공: 알테라 코퍼레이션 / www.altera.com
전자장비 제품들이 복잡성과 기능성이 높아짐에 따라서 이러한 제품을 개발하고 지원하기 위한 비용 또한 높아지고 있다. 개발 시간이 길어지고, 더욱 더 높은 설계 전문성이 요구되고, 고가의 디버그 인프라를 필요로 하는 것들 모두가 시스템 개발 비용을 증가시킨다. 또한 복잡성이 높아짐으로써 공급 체인 관리 및 제조를 위한 비용을 증가시킬 뿐만 아니라 시스템 가동 비용 또한 증가시킨다. 진정으로 비용 절감을 달성하기 위해서는 설계 작업의 조기 단계에서 이러한 모든 측면을 고려해야 한다. 알테라(Altera)는 28nm FPGA 포트폴리오와 특히 Arria V FPGA를 개발할 때 이러한 모든 비용 측면들을 고려하였다. 이 글에서는 Arria V FPGA가 어떻게 이러한 모든 측면에서 비용을 절감할 수 있도록 설계되었는지 설명한다.
설계 및 디버그 비용 절감
Arria V 디바이스는 여러 가지 방법으로 디자이너들이 설계 및 디버그 비용을 절감할 수 있도록 한다. 그러한 것들로서 하드 IP, 지능적 핀 배치, 고유의 툴 및 자원, 알테라 고유의 Virtual Target을 포함한다.
하드 IP
Arria V 디바이스는 FPGA 디자인에 공통적으로 이용되는 주요 기능들을 수행하는 데 이용할 수 있는 다량의 회로를 포함한다. Arria V 디바이스는 중급 FPGA 제품으로서 가장 많은 숫자의 이와 같은 "하드" IP(intellectual property) 블록을 제공하며 전반적인 설계 작업을 크게 간소화할 수 있도록 한다. FPGA 설계 작업 중에서 가장 시간이 많이 소요되는 작업 중의 하나가 타이밍 종결을 달성하는 것인데, Arria V 디바이스의 하드 IP 블록(특히 메모리 컨트롤러, 멀티포트 프론트 엔드, 메모리 PHY)은 지정된 최대 한계로 일관되고 신뢰할 수 있게 동작함으로써 이 작업을 수월하게 한다. 하드 IP 블록을 제공하지 않는 FPGA에서는 이와 같은 지정된 사양을 충족하기 위해서 타이밍 종결이 어려운 작업일 수 있다. 그림 1은 Arria V FPGA 하드 IP 블록의 블록 다이어그램을 보여준다.
지능적 핀 배치
Arria V 디바이스가 개발 시간을 단축할 수 있도록 하는 또 다른 방식은 지능적 핀 배치다. 지능적 핀 배치로써 보드 레이아웃을 용이하게 하고 신호 무결성을 극대화하며 그럼으로써 PCB 설계 및 디버그 작업을 최소화한다. 그림 2의 왼쪽은 Arria V FPGA의 핀 레이아웃을 보여주는 것이고, 오른쪽은 트랜시버 핀 레이아웃을 확대해서 보여주고 있다.
전원 및 접지 핀을 반복적인 바둑판 모양으로 배치함으로써 PCB 레이아웃을 용이하게 한다. 그림 2의 오른쪽 그림에서 보듯이 트랜시버 핀 배치는 디바이스의 바깥쪽 가장자리를 따라서 반복적이고TX 쌍 열 수가 최소한이므로 이 역시 레이아웃을 용이하게 하고 PCB 레이어를 줄일 수 있도록 한다. RX 핀을 디바이스의 가장자리 쪽으로 배치함으로써 디바이스로 전달되는 어떠한 가해자 신호로부터 되도록 간섭을 덜 받을 수 있게 함으로써 신호 무결성을 극대화한다. 또한 메모리 인터페이스 핀을 차폐하고 트랜시버 핀으로부터 떨어지게 배치함으로써 누화 가능성을 최소화할 수 있도록 하였다. 이러한 방식으로 Arria V 핀 배치는 PCB 레이아웃 작업과 비용을 절감하고 개발 시간을 최소화할 수 있도록 한다.
툴 및 자원
Arria V 디바이스가 설계 및 디버그 작업을 최소화할 수 있도록 하는 또 다른 요소는 PDN(power distribution network)을 설계할 때 이용할 수 있도록 포괄적인 지원 툴 및 자원을 제공한다는 것이다. 다른 규격형 반도체와 달리 FPGA는 애플리케이션에 따라서 스위칭 전원 전류 요구가 각기 다르다. 그러므로 디바이스 사양을 위반하지 않고 접지 바운드 같은 부정적인 영향을 일으키지 않는 깨끗한 전원을 공급하기 위해서는 PDN을 각기 애플리케이션의 요구를 충족하도록 설계해야 한다.
PDN 개발을 지원하기 위해서 알테라는 PDN 툴과 보드 디자인 리소스 센터(Board Design Resource Center)를 지원한다. 알테라 PDN 툴의 취지는 원하는 임피던스 목표를 충족하기 위해서 선택한 디바이스/전원 레일에 필요로 하는 디커플링 커패시터의 적합한 수, 타입, 값을 계산할 수 있도록 함으로써 목표로 하는 디바이스 제품으로 견고한 PDN을 설계할 수 있도록 하는 것이다. 이 스프레드시트 툴을 이용해서 설계 작업의 조기 단계에 다양한 "what-if" 시나리오를 시험할 수 있으며 방대하고 시간 소모적인 레이아웃 전 분석을 필요로 하지 않는다.
이에 관한 더 자세한 내용을 위해서는 Altera 웹사이트의 "Board Design Resource Center" 참조.
알테라는 Arria V FPGA 제품의 각각의 밀도-패키지 조합을 보여주는 PDN 툴을 제공하므로 각각의 디바이스의 정확한 값을 계산에 포함시킴으로써 사용자가 필요로 하는 정확한 PDN 특성을 계산할 수 있다. 이 PDN 툴은 사용자가 드롭다운 메뉴에서 다양한 디바이스 특성을 선택하고 각각의 전원 레일에 대해서 커패시터의 숫자와 값을 선택할 수 있다. 이 툴을 이용해서 전압 레귤레이터 모듈 VRM, 디커플링 커패시터, PCB, (온-패키지 및 온-칩 커패시터를 이용했을 때의) FPGA의 임피던스 특성과 함께 PDN의 복합적인 임피던스를 계산할 수 있다. SPICE 시뮬레이션을 필요로 하지 않고 특정한 디자인으로 적합한 디커플링 커패시터를 빠르고 정확하게 대화식 화면을 이용해서 계산할 수 있으므로 이 PDN 툴은 보드 레이아웃 작업을 수월하게 하고 보드 공간을 절약할 뿐만 아니라 사용자가 비용과 성능의 절충 관계를 편리하게 평가할 수 있다. 그림 3은 알테라 PDN 툴의 화면을 보여준다.
Virtual Target
Arria V 시스템온칩(SoC) 디바이스 사용자들은 FPGA 업계에서 유일한 개발 툴을 이용할 수 있다. 이 디바이스의 소프트웨어 개발자들은 알테라 SoC FPGA 개발 보드의 PC 기반 기능 시뮬레이션 프로그램으로서 SoC FPGA Virtual Target이라고 하는 프로그램을 이용할 수 있다. Virtual Target은 SoC FPGA 개발 보드와 바이너리 및 레지스터 호환이 가능하고 기능적으로 동일한 모델을 제공하므로 임베디드 소프트웨어 엔지니어가 친숙한 툴을 이용해서 개발 작업을 하고 기존 코드 재사용을 극대화할 수 있으므로 자신의 애플리케이션을 최소한의 작업만으로 SoC FPGA로 이전할 수 있다.
Virtual Target은 시뮬레이션 환경으로서는 유일하게 에코시스템 툴 호환성과 추가적인 디버깅 기능을 제공한다. 시뮬레이션 모델로서 Virtual Target은 디버그 대상 시스템에 대해서 더 우수한 가시성을 가능하게 하고, 사용자가 애플리케이션 실행을 더 잘 제어할 수 있도록 하고(특히 멀티코어 시스템의 경우에), 하드웨어로 어렵거나 불가능한 많은 디버깅 작업을 수행할 수 있다. 이러한 기능들을 제공함으로써 임베디드 시스템을 개발하는 작업 중에서 가장 긴 시간이 소요되고 가장 자원 집중적인 부분으로서 임베디드 소프트웨어 개발 시에 생산성을 크게 향상시킬 수 있다. 그림 4는 Virtual Target에 선택적인 FPGA-in-the-loop extension을 이용한 것으로서 임베디드 개발자가 맞춤형 주변장치와 하드웨어 가속화기 같은 알테라 FPGA 하드웨어를 이용해서 자신의 소프트웨어를 테스트할 수 있다.
제조 비용 절감
Arria V 디바이스는 하드 IP, FPLL(fractional phase-locked loop), 전압 레일, 코어 패브릭, 새로운 패키징 등의 여러 가지 방식으로 제조 비용을 절감할 수 있다. 이러한 모든 것들은 중급 FPGA로 가장 높은 수준의 통합을 달성할 수 있도록 함으로써 가능한 것들이다.
하드 IP
Arria V FPGA는 중급 FPGA로 가장 많은 하드 IP를 제공한다. Arria V FPGA의 하드 IP는 중급 FPGA 애플리케이션에 공통적으로 이용되는 기능들의 구현을 용이하게 하고, 이러한 기능들이 차지하는 실리콘 면적의 활용을 극대화할 수 있도록 선택한 것들이다. 이들 기능에 하드 IP를 이용함으로써 구현 비용과 전력 소비를 줄일 수 있다. 표 1은 Arria V 디바이스의 하드 IP 기능을 보여주고 있으며, FPGA 패브릭 자원으로 구현했을 때와 비교해서 하드 구현 시에 절약할 수 있는 디바이스 자원의 양을 보여주고 있다.
그림 5는 4개 메모리 컨트롤러, 2개의 다중기능 PCI Express(PCIe) 블록, 60K LE 사용자 로직을 이용한 FPGA 디자인 예를 보여준다. 그림 5의 왼쪽은 FPGA 패브릭으로 "소프트" 로직으로 이러한 기능들을 구현한다면 이러한 기능들을 모두 구현하기 위해서 260K LE 사용자 로직 용량의 Arria II 디바이스(EP2AGX260)가 필요하다는 것을 보여준다. 그림 5의 오른쪽은 동일한 디자인을 더 낮은 사용자 로직 용량(75K LE)의 Arria V FPGA(5AGXA1)로 구현한 것으로서 Arria V의 하드 IP 기반 아키텍처가 어떻게 전반적인 구현 비용을 낮출 수 있도록 하는지 잘 알 수 있다.
FPLL
FPLL은 Arria V 디바이스로 높은 정밀도로 다양한 주파수를 합성할 수 있다. FPLL은 피드백 경로로 32비트 M 및 N 값과 δ-σ 변조기를 이용해서 이를 달성한다. 그러므로 FPLL은 보드 상에서 VCXO(voltage-controlled oscillator)를 대체할 수 있으므로 보드 비용과 보드 공간을 절약할 수 있다.
전압 레일
그림 6에서 보듯이 Arria V 디바이스는 중급 FPGA로서는 가장 적은 수의 전압 레일을 필요로 한다. 간단한 구성일 경우에 가장 적게는 3개만을 필요로 하기도 한다. 다른 FPGA와 마찬가지로 그림에서 보는 것과 다른 전압인 I/O 표준을 지원하기 위해서는 추가적인 전압 레일이 필요하다. 이와 같이 최소한의 전압 레일만을 필요로 하므로 전압 레귤레이터를 줄일 수 있을 뿐만 아니라 보드 디자인을 간소화하고 보드 레이어를 줄일 수 있다.
코어 패브릭
Arria V FPGA는 혁신적인 코어 패브릭을 이용해서 로직과 디지털 신호 프로세싱(DSP) 기능을 효율적으로 구현할 수 있다. Arria V의 기본적인 빌딩 블록은 ALM(adaptive logic module)이다. 이 세대의 알테라 디바이스는 ALM이 이전 세대 디바이스와 비교해서 2개의 추가적인 레지스터를 포함함으로써 레지스터-대-로직 비율이 높아짐으로써 고밀도 FPGA에 일반적인 레지스터 집중적 디자인에 이용하기에 더욱 더 적합하게 되었다. 또한 Arria V FPGA는 M10K라고 하는 새로운 임베디드 메모리 블록을 제공한다. 이 메모리 블록은 경쟁 아키텍처의 임베디드 메모리 블록보다 더 작으므로 더 높은 입도와 더 많은 메모리 포트를 가능하게 하고 전반적으로 낭비되는 블록을 줄일 수 있다. 끝으로, Arria V FPGA는 가변 정밀도 DSP 블록을 이용해서 다양한 정밀도로 곱셈기를 구현할 수 있다. 그러므로 Arria V FPGA는 모든 사용자들이 사전에 지정된 단일한 정밀도를 이용해야 하는 것이 아니라 고객 애플리케이션이 요구하는 정밀도로 곱셈기를 구현할 수 있다.
새로운 패키징
Arria V 디바이스가 제조 비용을 절감할 수 있도록 하는 또 다른 요소는 혁신적인 새로운 패키징을 이용했다는 것이다. Arria V 디바이스는 열 복합 플립 칩 BGA(ball-grid array) 패키지로 제공되는 최초의 FPGA이다. 그림 7에서 보는 것과 같은 열 복합 패키지는 다른 중급 FPGA에 이용되는 리드리스 플립 칩 패키지와 비교해서 여러 가지 비용 절감을 가능하게 한다.
첫째, 열 복합 패키지는 금속 리드(lidded) 패키지와 동일한 익숙한 취급 및 히트 싱크 절차를 이용할 수 있다. 열 복합 소재는 넓은 표면적을 제공하므로 접착을 용이하게 하고 리드리스(lidless) 패키지보다 열 소산이 우수하다. 디자이너가 고비용의 취급 절차나 PCB 접착을 필요로 하지 않고 금속 리드 패키지와 마찬가지 방식으로 열 복합 패키지 상단으로 히트 싱크를 편리하게 탑재할 수 있다. 끝으로, 열 복합 패키지는 또한 리드 패키지보다 두께가 얇으므로 더욱 더 공간 제약적인 환경에 이용할 수 있다.
가동 및 유지보수 비용 최소화
Arria V FPGA는 두 가지 측면에서 가동 및 유지보수 비용을 최소화할 수 있도록 한다. 전력 소비를 낮추고 현장에서 재구성이 가능하다는 것이 그것이다.
낮은 전력 소비
Arria V FPGA는 중급 FPGA로서 전력 소비가 가장 낮으며, 정지 전력과 트랜시버 전력이 가장 낮다. 전력 소비는 오늘날의 전자장비 제품 및 시스템에 있어서 갈수록 더 중요한 기준이 되고 있으며 전력 소비를 낮추는 것이 가동 비용을 최소화하는 훌륭한 방법이 되고 있다. 그림 8은 Arria V FPGA의 정지 전력 소비(파란색 선)와 경쟁 28nm 중급 FPGA의 전력 소비(빨간색 선)를 비교한 것이다. 실선은 85℃로 통상적인 조건일 때 상용 온도범위 디바이스의 정지 전력 소비이고, 점선은 85℃일 때 상용 온도범위 디바이스의 최악사례 정지 전력 소비이다. 이 그래프에서 볼 수 있듯이 Arria V 디바이스는 경쟁 디바이스와 비교해서 최고 60퍼센트까지 더 적은 전력을 소비하므로 훨씬 더 낮은 정지 전력을 소비한다.
Arria V 디바이스는 또한 중급 FPGA로서 가장 낮은 트랜시버 전력을 소비한다. 알테라의 축적된 트랜시버 설계 전문성은 업계에서 따라올 수 없는 것으로서 이러한 앞선 기술력이 트랜시버의 낮은 동적 전력 소비에서도 그대로 나타나고 있다. 예를 들어서 6Gbps일 때 Arria V 트랜시버는 100mW 미만의 전력을 소비하므로 경쟁 28nm 중급 FPGA의 트랜시버보다 훨씬 더 낮은 전력을 소비한다(그림 9). Arria V 디바이스로 가능한 최대 36개 트랜시버를 이용하는 디자인일 경우에 5W 이상의 전력을 절약할 수 있다.
Arria V SoC FPGA는 소프트웨어 제어 파워다운 모드를 제공하므로 FPGA 패브릭이 파워다운 모드인 상태에서 작동이 가능하다. 또 다른 모드들로서는 프로세서가(듀얼 코어 대신에) 단일 코어로 동작하거나 좀더 낮은 클록 속도로 동작할 수 있다. 이러한 모드들과 그 밖의 저전력 기능들을 이용함으로써 Arria V 디바이스는 최근에 발표한 전력 벤치마크에서 볼 수 있듯이 중급 애플리케이션으로 가장 낮은 전력을 소비한다.
현장 재구성 가능
Arria V 디바이스가 유지보수 비용을 절감할 수 있도록 하는 또 다른 방법은 원격 업그레이드가 가능하다는 것이다. 이 기능을 이용함으로써 제품 개발자들이 고비용의 "forklift" 업그레이드(고비용의 대대적인 업그레이드)를 필요로 하거나 유지보수 직원이 직접 현장에서 수작업으로 업그레이드를 수행해야 할 필요 없이 원격적으로 제품을 업그레이드할 수 있다. 이 기능을 이용해서 현장으로 전혀 새로운 기능을 제공할 수 있으므로 제품 개발자들이 플랫폼 기반 기법을 이용해서 단일 하드웨어 플랫폼을 기반으로 다양한 기능의 다중 제품을 제공할 수 있다. 알테라 FPGA는 이 작업을 편리하게 할 수 있도록 고유의 기능을 제공한다. CvP(Configuration via Protocol)이라고 하는 프로그램은 산업표준 프로토콜을 통해서 FPGA를 구성할 수 있도록 한다. 가장 먼저 지원하는 CvP 프로토콜은 PCIe이다. CvP를 이용함으로써 개발자들은 PCIe 버스로 연결된 호스트 프로세서를 통해서 FPGA 구성 프로세스를 제어할 수 있을 뿐만 아니라 자신의 시스템의 어디에나 들어있는 구성 정보를 소싱할 수 있다. 이러한 방식으로 FPGA 구성 파일을 저장하기 위한 메모리 비용 또한 절감할 수 있다. 이러한 구성 정보를 호스트 프로세서에 저장된 명령 및 데이터와 결합할 수 있기 때문이다.
통합 예
H.265 인코딩 방식을 이용한 HD(high-definition) IP 카메라의 애플리케이션 예를 통해서 Arria V FPGA의 기능들을 활용해서 어떻게 최대의 시스템 통합을 달성하고 그에 따른 비용 상의 이점을 달성할 수 있는지 잘 알 수 있다. 그림 10의 왼쪽에서 보는 블록 다이어그램은 디지털 신호 프로세서를 이용해서 이미지 및 신호 프로세싱과 H.264 비디오 인코딩을 실시하는 현행 HD IP 카메라 구현을 보여주고 있다. 이 디자인 역시 맞춤형 HD 비디오 분석을 실시하기 위해서 FPGA를 포함한다. 그림 10의 오른쪽 그림은 Arria SoC FPGA를 기반으로 한 구현으로서, 이미지 및 신호 프로세싱, H.265 비디오 코더/디코더(CODEC), WDR(wide dynamic range) 프로세싱, 맞춤형 HD 비디오 분석을 단일 디바이스로 통합하고 있다.
표 2는 이 디자인이 사용하는 FPGA 디바이스 자원을 분류한 것으로서 이와 비교해서 마지막 줄에서는 Arria V 5ASXB3 SoC FPGA로 이용할 수 있는 디바이스 자원을 보여준다.
이와 같은 수준의 통합은 오직 Arria V SoC FPGA를 이용해서만 가능한 것으로서 폼팩터를 줄이고, 전력 소모를 낮추고, 더 적은 수의 지원 부품을 필요로 하므로, 이러한 모든 점들이 전체적인 제품 가격을 낮출 수 있도록 하고 또한 가동 비용을 절감할 수 있도록 한다. 또한 모든 이미지 프로세싱 또는 비디오 분석 알고리즘을 제품을 현장에 설치한 후에 동적 및 원격적으로 업데이트할 수 있으므로 유지보수 비용을 절감하고 제품 수명을 연장할 수 있다.
결론
이 글에서는 Arria V FPGA가 설계 및 디버그, 제조, 가동/유지보수를 비롯한 여러 측면에서 전체적인 제품 개발 비용을 절감할 수 있도록 한다는 것에 대해서 살펴보았다. 알테라는 발진기, 커패시터, 전력 레귤레이터 같은 지원 부품을 줄일 수 있도록 기능들을 통합함으로써 디자인의 전체적인 시스템 비용을 낮출 수 있도록 하고 있다. 또한 메모리 컨트롤러, PCIe 블록, 임베디드 프로세서를 포함함으로써 통합 수준을 높이고 하드 IP의 사용을 늘림으로써 디자인 비용을 낮출 수 있다. 끝으로, Arria V FPGA는 총 전력 소비를 40퍼센트까지 낮춤으로써 가동 비용을 크게 절약할 수 있으므로 설계를 위해서뿐만 아니라 제품의 수명이 다하는 동안까지 경제적인 솔루션을 제공한다.
관련 정보
■Board Design Resource Center, including the PDN Design Tool:www.altera.com/technology/signal/board-design-guidelines/sgl-bdgindex.html
■Arria V Family Pin Connection Guidelines:www.altera.com/literature/dp/arria-v/PCG-01013.pdf
■Using Virtual Target with the ARM Cortex-A9 MPCore Processor:www.altera.com/devices/processor/arm/cortex-a9/virtual-target/proc-a9-virtual-target.html
■Arria V Device Handbook:www.altera.com/literature/hb/arria-v/arriav_handbook.pdf
■Arria V Early Power Estimator:www.altera.com/support/devices/estimator/arria-ii-gx-estimator/aiigx-powerestimator.html
■Arria V Power Benchmarks:www.alterawiki.com/wiki/Arria_V_Power
■Video: "Arria V FPGA Sneak Peek: Transceiver Operation at 6.375 Gbps and 10.3125 Gbps":www.altera.com/b/arria-v-fpga.html
■Webcast:"Achieving 1066-MHz DDR3 Performance With Advanced Silicon and Memory IP":www.altera.com/education/webcasts/all/wc-2010-1066mhz-ddr3-siliconmemory-ip.html
■White Paper: Using External Memory Interfaces to Achieve Efficient High-Speed Memory Solutions:www.altera.com/literature/wp/wp-01169-high-speed-memory.pdf
감사의 말
■Martin Won, Senior Member of Technical Staff, Product Marketing, Altera Corporation
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