Circuit Design
글: 스테픈 트라노비츠(Stephen Taranovich) / 수석 엔지니어, 아날로그 애플리케이션
텍사스 인스트루먼츠 / www.ti.com
여러분은 이제 막 전문 설계 기판을 제작했다. 레이아웃을 실시하기 전에 필요한 모든 시뮬레이션을 마쳤으며, 선정된 특정 패키지에 바람직한 열적 설계를 위하여 제조업체가 제시한 기술을 검토했다. 또한, 충분한 여유로 IC 접합 온도를 초과하지 않도록 초기 발열 분석 방정식을 통해 정밀 조사도 실시했다. 그러나 전원을 켜고 기다리면 손을 댈 수 없을 정도로 IC가 뜨거워진다. 이 문제가 영 마음에 걸린다(발열 전문가와 믿을만한 사람의 우려는 말할 필요도 없다). 이제 어떻게 해야 할까?
IC 접합 온도를 절대 최대 수준으로부터 여유 있게 유지하여, 주위 온도 상승에 대한 회로 설계의 무결성을 확보하는 것이 전반적인 설계의 신뢰성에 있어 중요한 설계 고려사항이다. 이는 특히 회로 설계의 중심이 되는 특정 칩의 최대 전력 소모 수준(Pd max)으로 끌어올릴 경우 더욱 그렇다.
열적 무결성 분석의 첫 단계는 IC 패키지 발열 메트릭(thermal metrics)의 기초를 이해하는 것이다.
그림 1. 전기회로에 대한 Theta JA 유추
단연코, 가장 일반적인 패키지 열성능의 측정치는 Theta JA이며, 이는 접합(junction)부와 주위까지 측정된(또는 모델링된) 열저항이다(그림 1참조). Theta JA 값은 가장 해석에 의존한다(그림 2 참조). Theta JA의 측정과 산출에 크게 영향을 미칠 수 있는 요인들은 다음과 같다:
·보드 장착: 예 / 아니오?
·트레이스: 크기, 구성, 두께, 지오메트리(geometry)
·방향: 수평 혹은 수직?
·주위: 체적
·근접도: 측정 대상 디바이스 주변에 다른 면이 있는가?
새로운 JEDEC 표준을 이용하여 연납 표면 실장 패키지에 대한 열저항(Theta JA) 데이터는 현재 이용가능하다. 나머지 패키지 상에서 열모델을 실행하면서, 실제 데이터를 여러 패키지 상에서 생성했다. 이 데이터는 여러 기류 레벨에서의 Theta JA 값을 가진 패키지 종류 별로 구분되어 있다.
그림 2. Theta JA의 설명
Theta JA는 시스템 열 임피던스이지 패키지 임피던스가 아니다. 보드와 주변은 이 파라미터의 일부분이다.
JA(junction-to-ambient) 데이터에는 JC(junction-to-case) 열저항 데이터(Theta JC)가 포함되어 있다 (그림 3 참조). 실제 Theta JC 데이터는 JE DEC 인쇄회로기판(PCB)을 이용하여 테스트된 패키지에 대하여 생성되었다.
그림 3. Theta-JC의 설명
Theta JC(접합-케이스 열저항) (ΘJC)는 접합부 온도와 "케이스" 온도 간의 차를 작동 전력으로 나눈 값으로 정의된다:
·패키지를 동(Cu) 블록 냉각판 위에 장착하고 다이에서 몰드 컴파운드를 거쳐 동 블록으로 열을 강제 순환시켜 측정.
·패키지에 방열판을 적용한 경우에 유용
·한 열 특성.케이스 온도를 시스템 내에서 측정하고 접합부 온도가 백아웃(back out) 되면, 접합부 온도 수치가 비관적이 된다.
JEDEC를 제외하고는 이 모든 분석과 테스트를 행할 수 있는 시간과 인내심이 있는 사람은 없을 것이다. 본고에서는, 설계의 열적 무결성을 테스트할 때 이러한 단계를 안전하게 건너뛰는 방법을 살펴볼 것이다.
thermaldata/열 데이터에 가면, 사용하고자 하는 특정 패키지에 대한 열 데이터를 입수할 수 있다. 여기에서 설계에 중요한 경감 곡선(derating curve), 여러 유동 기류 LFM(linear feet per minutes)의 Tja와 여타 모델링된 데이터를 얻을 수 있다.
이 모든 정보가 디바이스의 최대 접합 온도를 초과하지 않도록 하는데 도움이 될 것이다. 특히 중요한 것은 제조업체와 JEDEC의 권고 패키지 레이아웃 지침을 준수하는 것이다. 예를 들면, QFN 패키지를 사용하는 경우, 이러한 설계 권고 사항을 따르면 최적의 열적 설계를 구현하는데 도움이 될 수 있다.
이제 완전하게 모델링된 열적 개요, 검증된 보드 레이아웃과 열적 설계가 있으니, 열 모델링 소프트웨어를 이용하거나 열전쌍을 이용하여 케이스 온도를 측정하지 않고 여러분의 열적 설계가 얼마나 우수한지를 확인해 보기로 하자. 데이터 시트의 Theta JA 레이팅은 일반적으로 표준화된 레이아웃과 테스트 보드를 이용하는 JEDEC #JESD51과 같은 산업 표준에 의거한다. 따라서 여러분의 열적 설계는 다를 가능성이 크며 여러분의 특정 PC 기판 설계 필요 때문에 실제로 Theta JA가 표준과 다르다.
자신의 설계가 최적 열적 설계에 얼마나 근접하는지를 확인하려면, 여러분의 특정 PC 보드 설계에 대하여 다음 시스템내(in-system) 테스트를 실시하면 된다.(최악의 경우를 테스트하려면 그 최대 가능치로 전압을 설정하면 된다.)
최상의 결과를 위해 오븐(비 열적 유도 시스템)을 이용하고, 오븐에는 열점(hot spot)이 있기 때문에 보드 근처의 Ta 만을 측정한다. 가능하다면, 보드 아래에 단열 매트를 깔아 실온 공기가 측정을 손상시키지 않게 한다.
먼저, 실제 설계 환경(PC 보드)에서의 실제 IC 열저항을 확인한다. 그런 다음 이를 "이상적인" JEDEC 수치와 비교한다. 이제 TEF(thermal error flag)를 가진 IC나 IC 접합부에서의 과온 조건을 나타내는 유사한 기능이 필요할 것이다. 예를 들면, 우리는 TI의 TLC5940 LED 드라이버 솔루션 칩을 사용했다. 일반적으로 대부분의 IC의 최대 Tj(실제 수치는 데이터 시트를 확인)는 약 150℃이다. TLC5940 디바이스의 경우, TEF는 150 ~ 170℃ 사이의 Tj에 트립될 것이다.
이 테스트에서는, 테스트 보드 상의 특정 칩의 Tj만을 살피기로 한다. 이를 레퍼런스로 이용하여 식에 대입하면, 테스트하는 특정 PC 보드의 열저항 Theta JA를 구할 수 있다. 이 수치는 열적 설계 품질을 제대로 보여준다. 칩이 이러한 종류의 방열판(heat sink)을 가지고 있다면, 이 독특한 패키지 방열 기술의 올바른 사용을 위하여 파워패드(PowerPad)TM와 같은 부분의 솔더링 무결성에 대한 적절한 샘플링을 위해 여러 PC 보드를 테스트한다. TEF가 허용하는 디바이스의 최대 Tj를 확인하려면, PC 보드를 온도 챔버에 넣고 디바이스에 부하를 주지 않은 채 대기 조건에서만 작동시킨다. TEF가 트리거될 때까지 서서히 온도를 높인다. Ta = Tj이므로, 이 시점의 챔버 온도가 Tj이다.
이 경우, 소비전력(Pd)이 반드시 아주 낮은 대기 레벨일 때 0으로 간주할 수 있다. 이 온도를 Tj로 기록한다. 이는 다음에 나올 Theta JA에 관한 식에 사용될 것이다.
표 1. 소모 정격
둘째로, 회로의 최대 Pd를 확인해야 한다. 데이터 시트에 명시되어 있는 IC 최대 주위 온도보다 10도나 15도 높게 챔버 온도를 상승시킨다(이 온도 값을 Ta로 기록한다). 이렇게 하면 자체 발열을 통해 TEF 트립이 빨라질 것이다. 이제 TEF가 트립될 때까지 Pd를 서서히 증가시켜, IC에 전부하를 가한다. TLC5940에서는, 디바이스의 Io 싱크 전류(sink current)를 설정하는 외부 레지스터 R(IREF)를 변경할 수 있다. 과온 회로에 히스테리시스(hysteresis)가 있을 경우, 회로 온도가 서서히 순환하게 되므로, 순환이 멈출 때까지 Pd를 서서히 낮추어야 한다. 이 점에서 챔버 온도를 Pd max로 기록한다.
마지막으로, 보드의 Theta JA를 구하기 위해서는, Tj, Ta 및 Pd max 측정치를 다음 식에 대입한다:
Theta JA = (Tj-Ta)/Pd max
열적 설계가 바람직하다면, 이 값이 IC 데이터 시트의 Theta JA와 근접할 것이다.
다행히도, 이 테스트는 제 자리에 정확하게 측정하기가 매우 어려운 케이스(Tc)나 접합부(Tj) 온도를 직접 측정하지 않는다.
그림 4. 열적 설계를 개선하는 기술을 위한 TLC5940 캐스캐이드(cascaded) 애플리케이션 예 레퍼런스
몇 가지 유용한 정보:
·PC 보드를 일정 온도에서 챔버 내에 몇 분간 두어야한다.
·X Iq를 공급하는 V를 이상적인 Pd에 더하여, Iq에서의 IC 소모전력을 고려한다. 이는 무시할 수 있는 요소이거나 그렇지 않을 수 있다.
이 글의 서두에 언급되어 있는 것처럼, 여러분 설계의 Pd를 Pd max로 근접시킬 경우, 설계의 열적 성능을 개선할 수 있는 방법이 몇 가지가 있다: 열적 등급이 우수한 패키지를 사용. 파워패드를 갖춘 HTSSOP이 TLC5940의 경우에 더 적합할 것이다(표 1 참조).
·여타 방열판을 이용하거나 파워패드를 통하여 IC 발열을 소산시키는 PC 보드 동박 두께를 증가시킨다.
·가능하다면 기류를 이용하여 IC가 접하는 최대 주위 온도를 낮춘다.
·디바이스의 Pd를 낮춘다. 이 테스트에서는, 여러가지 방법을 이용할 수 있다 (그림 4 참조):
1. V(LED)를 낮춘다.
2. 직렬 레지스터를 LED 전류 경로에 추가한다. 이는 설계에서 소모되는 전체 전력에는 변화를 주지 않지만, IC 패키지에서 외부 직렬 레지스터에 이르는 일부 Pd를 제거할 것이다.
요약
우수한 회로 설계자는 최대 주위 온도에서 최악의 전압과 전류 상황을 다룰 수 있는 견실한 전기 설계를 얻고자 한다. 다수 경우에 놓치기 쉬운 부분이나 관심을 기울이지 않는 부분이 최악의 작동 조건 하에서의 패키지의 열적 설계 무결성이다. 이는 회로의 신뢰성을 크게 좌우하므로, 설계에 있어 훨씬 중요한 부분일 수 있다.
여기 제시되어 있는 방법은 성가시거나 시간이 오래 걸리는 방법이나 값비싼 소프트웨어 분석을 이용하지 않고, 열적으로 설계가 최적인지를 확인할 수 있는 비교적 신속하고 간단한 방법이다. 또한, Pd를 낮추거나 최소한 IC 패키지 자체에서 전력을 제거할 수 있는 몇 가지 방법도 제시되어 있다.
이 방법과 툴이 여러분들에게 유용하고 설계의 무결성을 확보하는 수단이 되어, 엔지니어로서의 바쁜 나날에 시간을 절약하여 다른 업무에 활용할 수 있기를 바란다.
참고문헌
⑴ D. Edwards, "IC 패키지 열 메트릭 ," 2007년 6월, 애플리케이션 보고서, SPRA953A, TI.
⑵ Lohia, Alok, 2005년 11월 11일, TI 열특성 프레젠테이션, TI.
⑶ Quek, Yang Boon, 2006년, "QFN 레이아웃 지침," 애플리케이션 보고서, SLOA122, TI
⑷ Ivins, Tom, 2006년 5월, "시스템 내에서의 열분석 실행," Power Electronics Technology 잡지
저자소개
스테픈 트라노비츠(Stephen Taranovich )는 TI의 GAE(Global Account Executive) 겸 아날로그 애플리케이션의 수석 엔지니어이며, 뉴욕 브룩클린의 Polytechnic University에서 공학석사와 뉴욕 브롱크스의 New York University에서 공학 학사 학위를 취득했다.
이메일 주소: ti_staranovich@list.ti.com.
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