자일링스 FPGA
이 글에서는 반도체 업계가 마켓 요건에 부합하기 위해 직면하고 있는 과제들을 설명하고 어떻게 이러한 문제들을 최적의 28nm 공정기술을 통해 해결할 수 있는지를 설명하고자 한다. 아키텍처 혁신과 함께 고성능 및 저전력 공정 기술의 혁신적인 조합을 통해 전력에 민감한 애플리케이션은 물론, 보다 높은 대역폭을 요구하는 울트라 하이엔드 애플리케이션에 매우 적합한 새로운 28nm FPGA를 구현하였다.
글: 수잔 첸, 징 우, 프라브후람 고팔란
자일링스(www.xilinx.com)
기술 및 경제적 도전과제: 유효 성능 향상 및 시스템 전력을 낮추기 위해 정적 전력소모 감소
전력소모는 시스템에서 사용되는 IC들이 증가하면서 전 세계적인 관심사로 부상하고 있다. 환경적인 문제와 더불어 전력소모는 시스템을 구현하거나 운영하는데 드는 비용을 증가시키게 된다. 과도한 열 발생을 줄이기 위해 복잡한 히트싱크와 팬, 더 많은 레귤레이터를 사용해야 하며, 이러한 모든 요소들로 인해 CAPEX(Capital Expenditures)가 증가하게 된다.
또한 디바이스를 구동하기 위한 전력 및 쿨링을 위한 추가 전력을 사용해야 하기 때문에 전체 전력소모가 증가하게 되며, 이로 인해 OPEX(Operating Expense)도 늘어나게 된다. 더불어 과도하게 발열이 심한 시스템은 신뢰성이 떨어지고 시스템의 다운타임이 증가하고 운영 비용은 높아진다.
무어의 법칙은 여전히 유효하다. 각 세대별 반도체 공정기술은 보다 향상된 집적도와 저가격을 실현해 나가고 있다. 하지만 불가피하게 크기가 감소될 때마다 수반되는 정적 전력소모의 증가로 인해 이러한 혜택은 상쇄되고 있다. 특히 전통적으로 반도체 업계에서 가장 선도적으로 최첨단 공정기술을 도입함으로써 고객들에게 보다 높은 성능 레벨과 용량을 제공하고 있는 FPGA 업계에게 있어 이러한 영향은 더욱 심각하다.
이로 인해 시스템 디자이너들은 전력소모로 인해 제한되고 있는 보다 높은 밀도와 회로 속도의 이점을 구현할 수 있는 방법을 찾고 있다. 차세대 시스템을 구현하는데 있어 핵심은 디자이너들에게 보다 뛰어난 '유효 성능'을 제공하는 것이다. 유효성능은 허용 가능한 전력 소모치 내에서 구현 가능한 데이터 프로세싱 성능으로 정의할 수 있을 것이다.
정적 전력소모를 줄임으로써 동적 전력소모에 대한 보다 많은 전력소모 허용치를 확보할 수 있기 때문에 유효 성능을 더욱 높일 수 있다. 이를 통해 단일 FPGA 내에 보다 높은 대역폭의 인터페이스와 보다 풍부한 로직 리소스, 메모리, DSP, 기타 다른 첨단 기능들을 구현할 수 있다.
FPGA 디자인에서 중요한 도전과제는 동적 전력소모를 비롯해 성능에는 기여하지 않으면서 오버헤드가 되는 정적 전력소모(누설전류) 변동을 관리하는 것이다. 불행히도 미세 공정 노드로 진화할 수록 정적 전력소모는 증가해 왔다. 일부 경우에는 정적 전력소모가 실제로 동적 전력소모를 초과하기도 한다(그림 1).
그림 1. 디바이스의 전체 동적 및 정적 전력소모 경향
28nm 노드에 앞서 FPGA 업계는 증가하는 전력소모를 해결하기 위해 전원공급 전압과 다중 트랜지스터 경계값 전압을 낮추기 위해 시도했으며, 얼마간의 성공을 거두었다. 하지만 28nm에 적용할 수 있는 새로운 접근법이 필요했다.
28nm의 유효성능 문제를 해결하기 위해 자일링스는 기술 및 제조 파트너사인 TSMC(Taiwan Semiconductor Manufacturing Company), 삼성전자와 함께 FPGA를 위한 HKMG, 고성능, 저저력 28nm 공정기술을 개발했다. 이 새로운 28nm 공정기술은 40nm FPGA 공정에서 개발한 성과를 바탕으로 구현되었으며 저전력을 통해 유효 시스템 성능을 극대화할 수 있도록 새로운 HKMG 기술이 도입되었다.
이 기술을 선택한 것은 자일링스에 의한 것으로 FPGA 업계에서도 유일한 것이지만 다른 공정 기술과 비교해 정적 전력소모를 획기적으로 줄일 수 있다는 점에서 이미 다른 첨단 IC 공급업체들도 이를 수용하고 있는 상황이다. 28nm 노드의 정적 전력소모는 종종 디바이스 전체 전력소모 중 상당부분을 차지한다. 따라서 전력 효율을 최대화하기 위해서는 공정 기술 선택이 매우 중요하다.
28nm FPGA에서 정적 전력소모를 획기적으로 감소시킴으로써 액티브, 동적 전력소모에 대한 시스템 전력 여분을 보다 많이 확보할 수 있게 되었으며, 보다 높은 수준의 집적도 및 성능을 실현할 수 있게 되었다. 이를 통해 디자이너들은 보다 낮은 전력소모에서 제품을 구현할 수 있는 유연성을 얻게 되었으며, 혹은 동일한 전력 한계치 내에서 용량 및 성능이 향상된 제품을 구현할 수 있게 되었다.
최적의 28nm 공정기술: HKMG-고성능 및 저전력
전통적인 FPGA 공정기술은 28nm 노드에서 전력 한계에 도달함에 따라 성능 또한 제한되었다. 이 문제는 뿌리는 폴리실리콘(Poly) 게이트와 SiON(Silicon Oxynitride) 게이트 상수 스택에 있으며 이는 지난 수십 년 동안 IC의 트랜지스터를 구현하는데 사용되어져 왔다.
보다 빠른 트랜지스터를 만들기 위해 반도체 엔지니어들은 공정 노드를 계속 축소시킴으로써 지속적으로 게이트 상수 레이어의 두께를 줄여왔다. 하지만 이렇게 감소된 상수의 두께는 상수 레이어를 통한 터널링과 게이트 자체의 누설전류로 인해 보다 많은 누설전류를 초래하게 되었다. 이로 인해 공정 노드가 매번 진화할 때마다 정적 전력소모는 큰 폭으로 증가하였다.
자일링스는 90nm에서 시작해 40nm 기술에 이르기까지 혁신적인 3중 산화물(Triple Oxide) 회로 기술을 통해 터널링 전류 효과를 성공적으로 관리해 왔다. 하지만 28nm 게이트 산화물은 너무 얇기 때문에 터널링 효과는 반드시 새로운 게이트 소재 및 아키텍처로 해결되어야만 했다. 게이트 자체의 누설전류(서브-경계값 누설전류)를 제어하기 위해 자일링스 엔지니어는 트랜지스터 디자인 전반에 걸쳐 세심하게 트레이드 오프를 조율하였다.
자일링스는 28nm에서 이러한 문제를 해결하기 위해 하프늄 다이옥사이드(Hafnium Dioxide)라고 하는 새로운 게이트 상수 소재를 적용했다. 이 소재는 High-k 유전상수로 게이트 두께를 늘릴 수 있으며 이를 통해 트랜지스터를 터널링 전류 효과로부터 보다 안전하게 만들 수 있다.
예를 들어 40nm 기술에 사용된 실리콘 다이옥사이드는 유전상수 k 값이 3.9이며, 28nm 메탈 게이트 기술에 사용된 하프늄 다이옥사이드는 k 값이 25에 이른다. 따라서 28nm에서 고성능, 저전력을 구현하는데 있어 최적의 선택으로 부상한 것이다. 이를 (그림 2)에 나타내었다.
그림 2. 미세 공정기술에 따른 게이트 전류 밀도
자일링스는 28nm HKMG 고성능, 저전력 공정기술을 선택하기 전에 표준 LP(Low Power) 및 HP(High Performance) 변형들을 비롯한 28nm 기술의 여러 옵션들을 평가했다.
28nm LP 기술의 변형은 Poly/SiON 40nm 접근법을 약간 발전시켜 사용함으로써 위험을 줄인 것이다. 하지만 낮은 트랜지스터 스위칭 속도 및 성능으로 인해 FPGA에 적용할 수 없었다. 반면 28nm HP 기술은 고성능을 위해 조정된 것이지만, 불행히도 더 많은 전력소모를 초래함으로써 유효 성능을 제한하게 된다(그림 3).
그림 3. 동일한 성능에서 40nm 대 28nm의 상대적인정적 전력소모 비교
또한 28nm HP의 변형은 SiGe(Silicon-Germanium) 스트레인 기법과 HKMG를 통합해야 한다. 제조 공정에서 2개의 첨단 기법을 통합하는 것은 HKMG와 스트레스-리니어 스트레인 기술을 이용한 보다 간단한 28nm 고성능, 저전력 접근법에 비해 위험이 증가될 수 있다.
자일링스는 40nm에서 업계 리더인 UMC와 파트너쉽을 체결한데 이어, 28nm를 위해 공정 옵션들에 대한 방대한 평가를 수행한 후 업계 선도적인 실리콘 파운드리 업체인 TSMC 및 삼성과 파트너쉽을 구축했다. TSMC 및 삼성은 자일링스의 차세대 FPGA 디바이스 요건에 가장 잘 부합했다.
이 두 파운드리 업체들의 기술은 제품의 요건에 정확하게 부합할 수 있도록 성능과 전력 효율의 균형에 최적화되어 있다. 자일링스의 28nm 접근방식은 보다 빠른 시장출시 및 기술 리더쉽을 가능하게 하면서도 다양한 공정노드 상에서 공급 위험을 감소시켜줄 수 있는 일관된 멀티-파운드리 전략에 기반한 것이다.
역설의 재해석: 저전력으로 고성능 실현
FPGA는 매우 광범위한 마켓의 다양한 애플리케이션 요구에 부합하도록 디자인되었으며 그 중에서도 특히 자동차, 방송, 컨수머, 산업 및 의료용 기기, 테스트 및 측정, 비디오, 유선통신, 무선 통신 분야에 적용되고 있다. 자일링스의 28nm FPGA는 이러한 마켓의 수백여 고객들을 지원하기 위해 개발된 것으로, 전력소모는 50%까지 절감하고 시스템 성능은 50% 이상 향상시키기 위한 것이다.
증가하는 시스템 성능 요구를 성공적으로 해결하기 위해, 자일링스는 고객들과 함께 시스템의 아키텍처 측면의 병목현상을 이해하고 규명하기 위해 매우 밀접하게 작업을 수행했다. 거의 대부분, 필요한 성능 레벨을 구현하는데 있어 핵심 장애요인으로 외부 인터페이스 병목현상이 발견되었다. 고객들이 필요로 하는 고속 인터페이스를 달성하기 위해서는 낮은 지연시간과 향상된 노이즈 마진이 핵심 요소로 확인되었다.
자일링스는 28nm FPGA에서 인터페이스 성능을 해결하기 위해 클럭킹 기술을 혁신적을 개선하고 고정된 핵심 데이터 경로 컴포넌트를 채택했다. 그 결과 외부 메모리 인터페이스가 획기적으로 향상되었으며 전반적인 시스템 성능을 50% 이상 증가시킬 수 있었다.
많은 고성능 마이크로프로세서에서 가장 중요한 설계 특성은 코어의 기본 속도이다. 반면 FPGA는 상대적으로 그다지 높지 않은 토글 레이트로 고성능 데이터 프로세싱을 수행할 수 있으며, 디자이너는 FPGA 아키텍처 본연의 병렬 특성의 장점을 활용하여 입출력 라인 속도의 극히 일부분만으로 동작하는 클럭으로 폭넓은 데이터 경로를 만들 수 있다.
디바이스 용량이 2배까지 증가함에 따라 28nm 기술은 더 많은 파이프라이닝 및 병렬 프로세싱을 수행할 수 있으며 이를 통해 코어 성능을 향상시킬 수 있다. 이는 마이크로프로세서의 디자인이 각각의 코어가 감소된 주파수에서 동작하지만 뛰어난 하나의 코어보다 높은 통합 성능을 제공하는 멀티 코어 디자인으로 나아가는 현상과 유사하다.
혁신적인 클럭킹 및 하드와이어드된 핵심 데이터 경로 컴포넌트를 결합함으로써 보다 효과적으로 데이터를 온-칩, 오프-칩으로 이동시킬 수 있으며, FPGA 코어 성능에서의 이러한 성과는 전반적인 시스템 성능을 증가시킬 수 있다.
최적의 고성능, 저전력 기술의 채택과 함께 28nm FPGA는 혁신적인 클럭 게이팅 및 새로운P&R(Place and Route) 알고리즘을 비롯해 전력소모 감소에 이르기까지 다양한 혜택을 얻을 수 있다. 파인-그레인(Fine-Grain) 클럭 게이팅 기술은 특허 받은 알고리즘으로 로직 공식을 분석하고 최종 결과에 영향을 미치지 않는 불필요한 로직 트랜지션을 디스에이블시킨다. 불필요한 로직 활성을 제거함으로써 효과적으로 전력소모를 평균 20%까지 감소시킬 수 있다(그림 4).
그림 4. 파인-그레인 클럭 게이팅 이전, 이후의 로직 활성
이러한 설계 방법론 및 툴의 발전은 5세대 부분 재컨피규레이션(Partial Reconfiguration) 및 새로운 통일된 ASMBL 아키텍처 등의 기술과 함께 보다 효율적인 밀도로 보다 낮은 전력소모를 현실화할 수 있다.
검증된 방법론: 28nm FPGA의 빠른 시장출시 실현
수년간 자일링스는 기술 개발 방법론을 사용하여 각 공정 노드마다 FPGA를 빠르고 안정적으로 출시할 수 있었다. 이 방법론은 지난 20여 년에 걸쳐 개선되어 왔으며 모든 기술 노드에서 성공적으로 입증되었다.
이 방법론의 핵심 특성 중 하나는 FPGA 제품의 테이프-아웃 이전에 기술을 완벽하게 검증할 수 있도록 실리콘 테스트 매개체로 인텔리전트하게 사용할 수 있다는 것이다. 디바이스 성능을 비롯해 설계/공정 마진, 온칩 변이, DFM(Design for Manufacture), 핵심 블록 검증, 공정 수율 안정성, 다이와 패키지 상호작용, 마지막으로 제품의 안정성까지 모든 면에 걸쳐 포괄적인 검사를 수행할 수 있다.
측정 매개체는 공정을 개발하는 과정에서 배치된 테스트 매개체의 절대량에 중심을 두기 보다는 높은 수준의 측정 구조와 설계/IP 블록을 디바이스 및 공정 준비의 가장 중요한 단계에서 조정하고자 할 때 가장 효과적이다. 이 검증된 기술 개발 방법론은 4단계로 이뤄진다(그림 5).
그림 5. 4단계의 테스트 매개체 개발
1단계는 팹 파트너에게 새로운 공정 모듈을 시험하기 위한 기술에 특화된 테스트 구조를 전달하면서 시작되며, 이를 통해 새로운 장비를 구축하고 새로운 소재 조합을 평가할 수 있다. 예를 들어 이머전 리소그래피 및 SiGe(Silicon-Germani um)는 40nm에, HKMG는 28nm 세대에 사용되었다. 1단계에서 자일링스는 기술 목표를 조정하고 정의하기 위해 파운드리와 함께 작업한다.
팹 파트너 테스트 구조와 병행하여 자일링스는 새로운 세대의 자일링스 FPGA에 테스트 구조 스펙을 이용하여 디바이스 모델을 검증하는 추가적인 테스트 매개체를 공동 개발했다. 이를 통해 자일링스는 레이아웃과 디자인 룰을 수정하고 디바이스/회로 동작형태의 예측능력 및 제조능력을 위한 시뮬레이션 모델을 조정할 수 있게 되었다.
2단계에서 자일링스는 인덕터 및 커패시터(고속 트랜시버에 필수)와 같은 RF 컴포넌트와 셀/어레이 기반 FPGA 구조 요소를 검증하기 위해 테스트 매개체를 추가로 만들었다.
3단계에서는 회로-레벨 FPGA 블록(예를 들어, 블록 RAM, 컨피규레이션)과 하드 IP 구조가 테스트 매개체에 추가되었다. 이러한 테스트는 매크로-레벨 기능성과 특정 FPGA 블록의 성능을 비롯해 회로 성능 상의 기생효과 등을 평가할 수 있다. 다른 구조들은 제품 개발 초기에 ESD 영향을 특성화할 수 있다.
이러한 테스트 매개체를 통한 실증적 데이터는 실제 실리콘과 디바이스 모델을 비교할 수 있도록 지속적으로 수집되고 검토된다. 그 결과 성능 및 저전력 모두 보다 잘 조정된 FPGA가 탄생한 것이다.
4단계는 기존의 모든 단계에서 얻어진 테스트 매개체의 핵심요소들을 포함하고 있으며 대표적인 실제 제품과 같은 구조에 대한 테스트가 추가된다. 예를 들어 RAM의 경우, FPGA 제품 레이아웃 효과와 특별히 관련되어 있는 오류를 무작위로 디버그하고 또한 기능성과 성능을 특성화하고 제품 안정성을 초기에 평가할 수 있다.
이 단계들의 대부분에서 자일링스는 벤치마크 테스트 구조 및 모니터 회로 IP에 대한 특허를 가지고 있으며 이는 특별히 FPGA에 맞춰 오류감지, 디버그 및 보다 정밀한 성능 대비 전력을 조정하고 공정 특성을 최적화하기 위한 것이다. 이러한 모니터 회로는 매우 유의미한 통찰력을 제공하며 파운드리 파트너가 FPGA 제품을 테이프-아웃하기 전에 잠재적인 제조상의 이슈들을 해결하고 확인할 수 있도록 해준다.
이는 보다 빠르게 예측 가능한 수율로 진입할 수 있도록 한다. 이러한 독자적 회로는 빠른 진단 및 해결을 위해 정확한 오류 위치를 감지할 수 있는 능력을 제공한다.
통계적 분석과 함께 특허 받은 벤치마크 테스트 구조는 핵심 공정 내에서 사소함이 증대되는 취약점들을 확인하는데 도움이 된다. 다른 구조들은 전체론적으로 모든 범주의 PVT(Process, Voltage, Temperature) 변화에 걸쳐 프론트-엔드(트랜지스터 레벨) 및 백엔드(인터커넥트/유전상수)에서 모두 초기 성능 및 전력 분석을 가능하도록 함으로써 공정 및 디자인 코너 간의 상호작용을 확인하기 위해 설계되었다. 또한 추가로 디버그하고 실제 FPGA와 테스트 매개체에 의해 제공된 결과를 비교할 수 있도록 대표적인 구조들을 FPGA 디바이스 안에 추가했다(그림 6)
그림 6. 경과에 따른 결함 밀도
또한 자일링스의 기술 개발 프로세스는 상당 부분 고속 아날로그 컴포넌트에 주력하고 있다. 커패시터 인덕터와 같은 기본 빌딩 요소들과 함께 다중 PLL 오실레이터 및 기타 회로들이 트랜시버의 핵심 요소를 특성화하기 위한 테스트 매개체에 포함되어 있다.
오실레이터는 트랜시버의 핵심으로서, 주파수 안정화 및 위상 노이즈를 위한 포괄적인 특성화를 초기에 필요로 한다. 에지 레이트 및 리턴 손실과 같은 추가적인 특성화는 트랜시버 관련 구조를 통해 완성된다.
테스트 매개체는 인접 오실레이터와의 잠재적인 커플링 효과 및 상호작용을 확인하기 위해 풀 백엔드 메탈 레이어와 서로 근접하게 다중 구조를 두고 있다. 이러한 근접성은 FPGA 디바이스에서 풀 백엔드 메탈 레이어를 가진 다중 구조가 단지 하나의 백엔드 메탈 레이어를 가진 단일 오실레이터와는 다른 특성화를 갖기 때문에 중요하다.
이 데이터는 기술 개발 초기에 문제를 해결하고 보다 빠르게 28nm FPGA를 구현할 수 있도록 한다. 자일링스는 2007년부터 고속의 안정적인 차세대 FPGA를 출시하기 위해 다중 테스트 매개체를 이용해 28nm 공정기술을 개발해 왔다.
요약
전력소모는 현재 반도체 산업, 특히 FPGA 업계에서는 가장 중요한 관심사이다. 28nm FPGA를 개발하는데 있어 자일링스는 시스템 유효 성능을 향상시키면서도 전력을 줄일 수 있는 새로운 접근법을 취했다. 기존 세대의 FPGA와 비교해 28nm 고성능, 저전력 공정과 아키텍처 혁신, 그리고 디자인 개발 툴의 결합은 전체론적인 접근법을 제공한다:
·전체 전력소모를 절반으로 줄이기 위해 정적 및 동적 전력소모 증가와 관련된 지금까지의 경향을 타파
·시스템 성능을 50% 까지 향상
·용량을 2배로 증대
그 결과 시스템 설계자 및 로직 디자이너들이 획기적으로 혁신을 달성할 수 있는 28nm FPGA 제품라인이 탄생했다. 이 기술은 디자이너들이 저전력 애플리케이션(예를 들어 HDTV, 산업제어, 자동차 인포테인먼트) 및 높은 대역폭을 요구하는 울트라 하이엔드 애플리케이션(예를 들어 통신 장비, 고성능 컴퓨팅, SDR(Software-Defined Radio), 비디오 프로세싱)을 비롯한 보다 광범위한 FPGA 기반 애플리케이션을 구현할 수 있도록 도와준다.
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