EPTC 2008
글 : 윤승욱 / IME
ytriumph@dreamwiz.com
이번 2008년도 EPTC 학회에서는 전 세계 30국에서 238 편이 넘는 논문이 발표되었다. 총 48개의 세션 그리고 6개의 패러럴 세션에서 논문이 각각 동시에 발표되었고, 400명 이상이 유료등록을 하였다. EPTC 2008에서는 3번의 키노트 발표가 있었다.
첫 번째 키노트 발표자는 G. Q. Zhang 교수(네덜란드, 델프트 공대)로
이번 EPTC 학회는 반도체 업계가 점차 팹 라이트 또는 팹리스로 비즈니스 모델로 변화함에 따라 그 중요성을 더해가는 반도체 및 전자 소자의 패키징 기술의 응용과 기술적 발전 방향을 예측하고 토론할 수 있었던 기회가 되었다. 특히 반도체 및 마이크로 시스템 패키징 기술은 재료, 공정, 장비, 신뢰성 그리고 응용기술이 모두 조화롭게 이루어지면서 발전하고 있는 분야로, 소비자 전자제품의 소형화와 경량화를 주도하는 기술이다. 최근 들어 휴대폰, PDA, 노트북 컴퓨터와 같은 휴대용기기 제품과 고사양 컴퓨터에 대한 시장 및 기술적 요구로 반도체 패키징 시장은 큰 성장을 이루며 반도체 산업에서 매우 중요한 위치를 찾아가고 있다. 또한 실리콘을 이용한 광 접속 및 광 접속기술도 새롭게 부각되면서 기존의 고속 통신응용에서 반도체 신호전달 방법으로 그 응용범위가 옮겨가고 있음을 알 수 있었다. 이번 학회에서는 특히 휴대폰 및 휴대용 기기에 적용하는 경박단소형 제품기술에 적합한 패키징 기술과 새로운 접속기술, 특히 신뢰성 평가에 대한 새로운 방법을 제시한 논문들이 많이 발표되었고 또 논의가 이뤄졌다. 표 1에 이번 EPTC 2008 학회의 전반적인 사항을 나타냈다.
총 4일 간의 학회기간 중 하루의 학회 10주년 기념행사와 2일 간의 학회 발표와 함께 논문발표 하루 전에는 8개의 전문 개발 코스가 개최되었으며, 많은 연구원들과 엔지니어들이 참석해 새로운 기술을 배우고 서로 교류하며 각자의 연구 분야에 대해 논의하는 모습을 볼 수 있었다.
이번 학회에서는 3차원 적층 기술, 나노기술, 바이오 시스템 패키징에 대한 응용 및 적용에 대한 발표들이 많이 눈에 띄었다. MEMS 패키징에 있어서는 실리콘 기반으로의 패키징 기술들이 계속해서 발표되었다. 이번 학회에서 가장 눈에 띄었던 것은 3D TSV(through silicon via) 패키징에 대한 사람들의 많은 관심이었다. 작년 학회에서도 관련 논문들이 많이 발표되었지만, 이번 학회에서는 작년에 비해 기술적으로 많이 향상되었고 문제점들을 해결한 논문들도 꽤 발표되었다. 웨이퍼 적층기술, 칩투웨이퍼, 칩투칩 적층, 그리고 웨이퍼 관통 홀 접속기술과 관련된 논문 발표장에는 100개의 좌석이 넘는 넓은 홀에 자리가 모자랄 정도로 많은 청중들이 모여 3차원 패키징에 대해 많은 관심을 가지고 있음을 실감할 수 있었다.
또한 25여 개의 장비 및 재료업체들이 참석한 전시회에서는 각 회사에서 전문 엔지니어들이 직접 부스에 나와 기술적인 문제들을 함께 이야기하는 모습을 볼 수 있었고, 패키징 분야에서 일하는 한국 엔지니어, 연구원, 교수, 학생 등 15명이 넘는 한국인들도 참석하여 논문을 발표했다. 또한 해외 연구소 및 다국적 기업에서 활발히 활동하는 많은 한국연구원들을 보면서 반도체 패키징 분야에서의 한국의 위상을 다시한번 실감할 수 있었다. 사실 AMKOR, STATSCHIPPAC 모두 한국에서 성장한 세계적인 패키징 업체이기에 한국 반도체 패키징 기술에 대해 세계적인 관심이 많이 쏠려있었다. 하지만 최근 들어 대만을 비롯해 중국엔지니어들이 대거 진출해 큰 활약을 보이고 있다. 이번 학회에서 발표된 세션은 모두 48개로 모두 238개의 구두발표가 있었다. 각 세션의 주요 논문은 뒤에서 정리하기로 한다.
최신 연구 동향
이번 학회 발표에서는 3차원 적층 기술 및 웨이퍼 레벨 패키징 기술이 가장 많은 관심을 끌었으며, 또한 임베딩에 관한 논문들도 계속해서 발표되었다. 이는 반도체 산업계 동향과 밀접한 관계가 있는 것으로 생각된다. 최근 들어 3차원 디바이스 및 웨이퍼 적층 기술이 반도체 칩 제조업체들 간에 활발히 논의되고 있으며, 또한 새로운 서브스트레이트 기판기술에 대한 발표도 눈에 띄었다. 몇 가지 두드러진 패키징 연구 동향은 다음 2가지로 크게 특징지을 수 있다.
3차원 패키징 기술
지금까지의 반도체 패키징 기술과 접속단자 기술은 2차원적인 형태로 진행되어 왔다. 앞으로의 소형화와 경박단소화, 그리고 보다 향상된 특성을 위해서는 3차원 기술을 현재의 기술에 접목시키는 것이 무엇보다 필요하다.
그림 1과 같이 독일 프라운호퍼 연구소에서 3차원 시스템을 형성하기 위한 여러 가지 기술과 방법들이 소개되어 논의되었다. 여러 다른 기술은 3차원 접속기술에서의 다양한 복잡성을 요구하기도 하므로 어느 용도에 사용되느냐에 따라 그 기술이 결정된다. 따라서 이는 전통적인 패키징 기술인 웨이퍼 레벨 패키징(WLP)(패시베이션 상위), 또는 파운드리 레벨 패키징(패시베이션 하위) 기술이냐로 구분할 수 있다. 이러한 기술들은 3D SIP, 3D WLP와 3D SIC로 나뉜다. 3차원 접속기술을 구현하기 위해서는 3차원 수직 접속기술과 다층 접속기술, 그리고 임베디드 다이를 사용한 접속기술 및 웨이퍼 후면처리 기술과 박막 웨이퍼 핸들링 등의 부가적인 기술을 요구한다. 3차원 패키징은 최근 들어 그 중요도가 매우 높아지고 있는 분야이다. 그간 현재의 반도체 기술로는 무어의 법칙을 계속 진행시키기 어렵다는 평가에 따라, 새롭게 칩이나 웨이퍼를 3차원으로 적층하여 집적도를 2~3배 증가시키는 노력이 지속되어 왔었다.
휴대용 전자제품 경박단소화 및 저가격 패키징 기술 개발
휴대용 제품의 다양화와 대중화로 인해 이를 위한 패키징 연구가 활발히 진행되고 있다. 특히 제품의 소형화로 인해 점차 더욱 적은 전력을 사용하고 또한 열적인 문제를 해결하기 위한 논문들이 발표되었다. 3차원 적층 기술도 전기적 특성(속도 및 사용전력 감소)을 향상시키는 가장 효과적인 방법으로 제시되기도 한다. 2008년 하반기부터 시작된 세계적인 경제의 침체 속에 모든 산업계가 저가격 경쟁에 도입했고 생산라인에서도 좀 더 강한 생산원가절감의 바람이 불고 있다. 그림 2의 노키아 발표 자료에서와 같이 패키징이 차지하는 부분이 점차 커지고 있으며 전체적인 칩 부품가격을 낮추기 위해서는 가격경쟁력이 우수한 새로운 패키징 기술이 계속해서 개발되어야 한다고 주장하고 있다. 기술적 우위와 경제적 우위를 모두 확보한 새로운 기술만이 산업계에서 실제 적용가능하다는 사실을 다시 한번 말해주고 있는 것이다.
키노트 발표 및 초청 연설
키노트 발표 1: 'The Changing landscape of Semicon ductor industry- more than just ICs'
G.Q.Zhang 교수(네덜란드, 델프트 공대)
Zhang 교수는 "현재 반도체산업이 어려움에 처해 있지만 항상 터널에는 끝이 있고 그 끝에는 빛이 있으며 이러한 빛의 역할을 패키징 산업이 할 것"이라는 격려의 말로 발표를 시작했다. 그간 30년간의 전자기술의 변천을 소개하며, 앞으로 환경지능의 시대가 다가올 것이라 주장하였다.
이러한 환경지능은 인공지능 기술이지만 같은 분야의 다른 기술에 비하면 하드웨어나 네트위킹 시스템과의 연계 부분이 강조된다. '언제 어디서나 컴퓨터를!'이라는 구호의 유비쿼터스 컴퓨팅을 기반으로 임베디드 시스템이나 개인화 기술, 적응형 기술이 총동원된다. 이는 작은 장치 하나가 지능형 단위가 되어 서로 통신하면서 고도의 환경지능 시스템을 이룬다는 개념이다. 환경지능 구성에는 인공지능 기술과 최근 활용폭이 급증하고 있는 RF 무선 통신 기술이 기본적으로 포함된다. 환경지능이 대표적인 종합기술이며 특히 정보통신 분야와 비IT분야가 융합됨으로써 새로운 응용과 시장을 창출할 수 있어 그 잠재력이 크다고 할 수 있다.
백만 개의 트랜지스터를 집적할 수 있었던 1968년도의 생산비용으로 현재는 16억 개의 트랜지스터를 하나의 실리콘 칩에 심을 수 있다. 그러나 앞으로는 현재까지의 방향과 방법이 아닌 다른 방법, 즉 패키징 기술을 통해 집적도 향상의 시대가 올 것이다. '무어 보다 더'라는 용어는 다른 기능의 칩들을 조합, 융합하여 다양한 제품을 제조하며, 디지털, 아날로그, 센서 그리고 RF등 다양한 기능을 가진 지능 시스템을 가져올 것이다.
또한 Zhang 교수는 앞으로 미래에는 웨이퍼 공장의 역할이 감소하며 점차 패키징 기술이 더욱 중요시 되는 시대가 될 것으로 예상하였다. 또한 그는 비즈니스의 구도와 산업계의 전망에 대해서도 언급했는데, 2000년도 이후에는 매우 낮은 시장 증가율을 보일 것으로 관찰했다. 그리고 현재 새로운 웨이퍼 공장을 짓는 데 많은 자금과 시간이 필요하며 또 새로운 기술 개발에도 예전과 비교되지 않을 만큼 많은 자금들이 필요하게 되지만 많은 회사들이 이러한 상황을 극복할 방법이 없다는 것이 문제라고 지적했다. 이제는 현재까지의 경박단소화가 아닌, 디자인과 기술의 차이, 하드웨어와 소프트웨어의 차이 등이 극복해야 할 문제이며, 복잡성의 증가에 따라 불량분석 기술 또한 매우 중요시 될 것이라고 그는 전망했다.
키노트 발표 2: 'A New Approach to Qualification Testing'
Michael Pecht 교수(메릴랜드대)
CALCE의 Pecht 교수의 논문발표는 아래와 같은 순서로 진행되었다.
1. 현재 품질보증 실험의 도전(The challenge with qualification practices today)
2. 공급망의 책임(The responsibilities within the supply chain)
3. 기존의 품질보증 방법의 향상(Improvements in traditional qualification methods)
4. 품질보증 시간을 줄이기 위한 새로운 방법(New methods to reduce qualification times)
점차 전자 제품 라이프 사이클이 짧아지고, 공급사슬은 더 복잡해지며 신뢰성의 중요성이 점차 부각되고 있다. 현재 많은 회사들이 HAST(Highly Accelerated Stress Test)와 같은 가속신뢰성 실험을 통해 제품의 신뢰성을 평가하고 있고 이러한 가속신뢰성 실험이 최종소비자의 사용조건과 유사하다고 가정하고 있다고 보고하였다. 하지만 점차 사용조건이 다양화되고 복잡화됨에 따라 제품의 보증에 필요한 신뢰성 조건과 방법들이 다시 고려되어야 한다. 지난 10년이 넘는 기간 동안 신뢰성 실험은 통과하였으나 실제 사용 중에 불량으로 판명된 경우가 점차 증가하고 있다. 이러한 불량의 대가는 10억 달러 이상으로 평가된다. 이 논문에서는 새로운 품질보증과 신뢰성 실험방법의 접근을 소개하였다. 이러한 새로운 접근은 혼합 데이터 인식(hybrid-date recognition)과 전조(prognostics)에 기반한 파괴물리학의 방법으로 시도되었다. 이러한 방법을 통해, 컴퓨터 시스템에서 54개의 변수를 관찰하고 이를 온전한 시스템과 비교해 그 관계를 분석하였다. 최종적 목표는 제품의 초기 불량증후를 예측하고, 이를 이용해서 확장된 사용조건과 유지에 필요한 자료를 제시하는 것이다.
키노트 발표 3: 'recent advances on polymers and polymeric nano-composites for advanced electronics packaging applications'
C. P. Wong 교수(미 조지아 공대)
현재의 고기능 반도체 기술 발전의 바탕에는 폴리머 재료의 발전이 있었다. 이러한 폴리머 재료의 개발에는 접착제, ILD(interlayer dielectrics, 저유전율 재료), 임베디드 수동소자(고유전상수 재료 및 고 품질계수(Q factor) 재료)가 그 예가 된다. 이번 발표에서는 최근 폴리머재료의 선행 연구 결과와 나노복합재료를 이용한 폴리머에 대해 발표가 있었다. 특히 웨이퍼 레벨 접속단 부분에 사용되는 무연 전지전도접착제(electrically conductive adhesives(ECAs))에 대한 연구 발표가 있었다. 또한 CNT(Carbon Nano Tube) 및 C60 (Graphene)에 대한 독특한 특성에 대해 소개하였고, 특히 열적인 문제와 그 공정과 독특한 특성을 이용한 새로운 적용 및 응용에 대해 논하기도 했다. 또한 재작업용 언더필, 고유전율 커패시터, 그리고 RF 및 무선에 사용되는 인덕터용 폴리머 재료, 자기 표면 청정 기능을 하는 금을 이용한 나노텍스처링(nano-texturing) 방법으로 슈퍼하이드로포빅(super hybrophobic) 나노 재료에 대한 소개와 새로운 응용에 대한 발표도 있었다.
주요 논문 발표 정리
이번 장은 저자가 직접 참석해 발표를 들은 주요 논문들을 중심으로 정리했다. 특히 초청 논문, 웨이퍼 레벨 패키징, 임베디드 서브스트레이트, 그리고 3D 패키징에 관련된 부분에 대해 중점적으로 논문을 정리했다. 또한 기존 패키징 기술에 대한 발표보다는 새로운 기술과 적용에 관한 발표 논문을 중심으로 정리했다. 각 발표자의 소속과 이메일도 첨부했다. 가장 아쉬운 점은 6개의 세션이 동시에 진행됐기 때문에 겹치는 논문발표를 참석하지 못한 것이다. 정리 내용들은 논문발표집과 발표내용을 참조하여 정리하였음을 밝힌다.
1. Stress Analysis of Embedded Active Devices in Substrate Cavity for System-On-Package (SOP)
Chee Houe Khong1, Xiaowu Zhang1, V. Kripesh1, John H. Lau1, Dim-Lee Kwong1, Venky Sundaram2, Rao R. Tummula2, Georg Meyer-Berg3
1: Institute of Microelectronics, A*STAR (Agency for Science, Technology and Research), 11 Science Park Road, Singapore, Science Park II, Singapore 117685
khongch@ime.a-star.edu.sg , Tel: (65) 67705384; Fax: (65) 67745747
2: Packaging Research Center, Georgia Institute of Technology, Atlanta, GA 30332-0560, USA
3: Infineon Technologies AG, Am Campeon 3, 85579 Neubiberg, 81726 Munich, German
그림 3과 같이 SOP(System-on-Package)는 기판에 다양한 기능의 소장들을 내장함으로써 전체적인 실장 면적을 감소시키고 또한 전기접속의 길이를 짧게 함으로써 시스템 설계 시 전기적 특성을 향상시키는 결과를 가져오는 장점이 있다. 이 논문은 100×100×0.3mm3 크기의 BT 기판을 이용하여 기판의 응력을 계산하였다. 기판에 디바이스 칩을 내장할 때 그 두께가 전체 기판에 가져오는 영향을 연구하였다. 특히 변형과 응력 차원에서 그 영향을 전산모사를 통해 관찰하였다. 계산을 통해 어느 특정 두께 이하로 디바이스 칩의 두께가 적어지면 칩의 변형이 일어나 이러한 변형이 국부적으로 기판에 영향을 미치게 되고, 이에 의해 기판 전체가 휘어지는 현상이 나타남을 계산으로 확인하였다. (표 2와 3) 또한 칩에 솔더 범프가 있는 50um 두께의 칩의 경우는 전체적으로 열팽창계수를 95% 증가시킴에 따라 응력이 증가하게 된다. 칩의 두께가 750um에서 100um로 감소했을 때 응력이 37% 감소하지만 이보다 더욱 얇아져서 50um로 했을 경우는 다시 32%가 증가하는 현상이 일어나게 된다. 또한 다양한 칩의 형태에 대해서도 그 응력의 변화를 관찰하였는데, 이는 사각형의 칩이 팔각형, 원형의 모양보다 응력을 지탱하는 면 모멘텀이 크기 때문이라고 설명할 수 있다. 또한 기판에서의 칩의 위치에 따라 최대응력을 나타내는 부분이 바뀌게 되지만, 최대 응력치는 일정하게 유지된다는 것이 관찰되었다.
이 연구를 통해 임베딩 재료의 영률 특성보다는 열팽창계수가 매우 중요한 역할을 한다는 것을 알 수 있다. 따라서 이러한 SOP 설계의 재료를 선택함에 있어 CTE에 대해 깊이 관찰해야 할 것이다. 이러한 연구는 앞으로 임베딩 기판설계 시 디자인 룰로서 매우 유용하다고 생각된다.
2. Embedded Wafer Level Ball Grid Array (eWLB)
T. Meyer, G. Ofner, S. Bradl, M. Brunnbauer, R. Hagen
Infineon AG, Wernerwerkstraße 2, 93049 Regensburg, Germany
Thorsten.t.meyer@infineon.com
이 논문은 기존의 Fan-In WLB(wafer level Ball Grid Array)가 가지고 있는 단점, 즉 볼의 수가 많아지거나 피치가 커질 경우 패키지와 칩의 사이즈가 같기 때문에 오는 문제점을 몰딩수지를 이용해 해결하고 그림 5에서와 같이 칩보다 큰 크기의 패키지를 웨이퍼 상에서 구연함으로써 기존의 Fan-In WLB가 가지고 있는 문제점을 해결했다. 그림 6에 eWLB 패키지의 단면도 SEM사진을 나타냈다.
그림 7에서 보인 바와 같이 먼저 금속캐리어에 양면테이프를 붙인 후 KGD(known good die)를 붙이고 그 후 에폭시수지 몰딩을 하여 웨이퍼와 같은 모양을 만든다. 완성 후의 몰딩웨이퍼는 8인치의 크기로 웨이퍼와 같이 반도체 공정을 진행할 수 있다. 그림 8에서 보인 바와 같이 몰딩을 했을 경우 압축몰딩기법을 쓰기 때문에 웨이퍼 중심부에서부터 바깥쪽으로 칩의 위치가 더 벗어나게 되는데, 이를 보정하기 위해 몰딩공정 중에서의 칩의 움직임을 전산모사를 통해 예측하고 이를 실험치와 비교 수정해 칩을 캐리어에 붙이는 보정적용 방법을 사용했다. 표 4에서 보인 바와 같이 패키지 레벨, 그리고 기판 상에서의 신뢰성 평가 테스트를 모두 통과하였고, 표 5에는 칩의 두께에 따라 그 신뢰성이 증가함을 보였다. 이는 CTE가 큰 재료가 줄어듦에 따라 패키지 전체의 CTE가 감소하여 보드 상에서의 접속신뢰성이 증가한 것이다.
3. Development of Fine Pitch Solder Microbumps for 3D Chip Stacking
Aibin YU, Aditya KUMAR, Soon Wee HO, Hnin Wai YIN, Hon-Shing John LAU, Chee Houe KHONG, Pei Siang, Sharon LIM, Xiaowu ZHANG, Institute of Microelectronics
Aibinyu@ime.a-star.edu.sg
이 연구는 최근 들어 가장 크게 부각되고 있는 울트라 파인 피치 범핑과 본딩에 대한 논문결과이다. 이러한 울트라 파인 피치(<40um pitch)는 3차원 접속 및 적층 기술이 논의되면서 새로 부각되는 분야로, 3차원 적층에 가장 적합하다고 생각되는 응용분야는 그림 9에서 보인 바와 같이 메모리와 로직, 또는 CPU에 있어서 메모리 버스 데이터가 수천 개 이상 접속되어야 하기 때문에, 40마이크로 미터 이하의 피치가 필요할 것으로 보인다. 이 연구는 25마이크로 피치로 Sn과 ENIG(electroless plated nickel and immersion gold)를 각각 사용하여, 접속을 시도했다. 그림 9와 같이 구리 위에 주석막이 형성된 마이크로 범프들이 도금공정 후에 리플로우 공정을 통해 동그란 형태의 모양으로 만들어 졌다. 특히 본딩 공정에서는 온도, 시간, 압력 등과 같이 공정변수의 세심한 선택이 필요했고, 마이크로 범프 본딩 공정을 마친 후에 언더필을 실시하여 그 결과를 보여줬다.
그림 11은 본딩한 후의 단면을 보여준 것으로, 미세한 범프 피치이기에 정렬에서 약간 벗어난 접속단들이 관찰되었지만 전반적으로 Cu/Sn과 ENIG이 모두 잘 연결된 구조를 보여주고 있다. ENIG UBM의 두께에 따른 응력변화를 전산모사하였으며, 최대 전단응력을 기본 4마이크론에서 2마이크론으로 감소시켰을 경우 5MPa/μm로 감소하였다. 또한 ENIG의 두께가 증가할수록 솔더 브리징이 더욱 크게 발생할 위험성이 커진다. 본딩 후 품질을 평가하는 시험에서는 솔더에서의 연성파괴가 관찰되었다. 또한 그림 12와 같이 마이크로 범프 본딩 후에 칩과 기판 사이에 10~15마이크론 두께의 높이 차이가 있었지만, 매우 미세한 필러(filler) 재료를 사용하여 언더필을 진행하여 기포나 다른 문제점 없이 공정을 마칠 수 있었다.
4. A Method of Fabricating Bump-Less Interconnects Applicable to Wafer-Scale Flip-Chip Bonding
Yasuhiro Yamaji*, Tokihiko Yokoshima, Noboru Igawa, Katsuya Kikuchi,
Hiroshi Nakagawa, and Masahiro Aoyagi
High Density Interconnection Group, Nanoelectronics Research Institute
National Institute of Advanced Industrial Science and Technology (AIST)
AIST Tsukuba Central 2, 1-1-1 Umezono, Tsukuba, Ibaraki 305-8568, JAPAN
*Email: yamaji-yas@aist.go.jp
이 논문에서는 최소 20마이크론 피치에 적용한 화학적 플립칩 방법으로 기존의 솔더나 금속과 금속 간의 기계적 접속에 의한 방법이 아닌 새로운 무전해 도금을 사용하여 화합적 플립칩 접속방법을 발표하였다. 이 방법은 그림 13에서 보인 바와 같이 Ni-B 무전해도금법을 브리징이라는 개념으로 도입해 두 개의 접속단을 서로 연결시키는 방법이다. 이와 같은 방법으로 20마이크로까지 화학적 본딩을 형성하였다고 보고하였다. 그림 14에서와 같이 매우 미세한 피치의 작은 패드를 형성한 후에 그림과 같이 배치공정을 이용해 다량의 웨이퍼를 한 번에 화학적 플립칩 본딩을 이루는 경제적인 공정으로 소개하고 있다. 그림 15와 16에서는 60마이크론 피치와 20마이크론 피치의 2가지 시료에 대해 실험한 결과를 SEM사진을 통해 보여주고 있다. 현재 양산하는 플립칩 피치는 150마이크론으로 앞으로 플립칩 피치가 점차 감소함에 따라 기존에 없었던 문제들이 관찰될 것이다. 특히, 열팽창계수 차이에 의한 기계적 신뢰성, 플립칩 장비의 정확도로 인한 본딩 시 발생하는 배열의 정도 등의 문제들이 예상된다. 따라서 화학적 플립칩 본딩과 같이 접속단 형성 공정이 낮은 온도에서 동시에 일어나면 전체적인 계적 응력과 집중을 해결할 수 있으며, 매우 작은 피치에 대응가능하고, 적은 기계적 응력과 웨이퍼 상태에서 공정을 진행함에 있어서 큰 이점을 얻을 수 있다.
5. New Front To Back-side 3D Interconnects Based High Aspect Ratio Through Silicon Vias
M.Saadaoui, W. Wien, H.V. Zeijl, H. Schellevis, M. Laros, P.M. Sarro
Laboratory of Electronic Materials Devices and Components (ECTM)
DIMES, DELFT University of Technology
Tel, (+31) 15 2781237
- Email: m.saadaoui@dimes.tudelft.nl
이 논문에서는 높은 종횡비를 요구하는 TSV를 형성함에 있어서의 공정과 전기적 특성(접촉저항)을 연구 발표하였다. 새로운 바틈 업(아래쪽에서 위쪽으로 도금을 자라게 하면서 비아를 채우는 방법, 현재까지 많은 연구자들은 구리 상감법에서 사용되는 도금방법을 사용해 왔다)을 이용하여 종횡비가 15인 실리콘 비아를 성공적으로 구리로 채울 수 있었다. 1차 도금에서 80% 이상의 높이까지 도금을 형성한 후에 2차 공정을 실시하여 최종적으로 비아를 완성하게 되는 것이다. 이와 같이 테스트 시편을 제작한 후에 켈빈 저항 회로를 형성하고 이를 이용해 접촉저항을 측정하였다. 현재 25mΩ이 3차원 접속에서 빠른 전기적 특성을 위해 요구되고 있다. 160개의 켈빈회로를 측정하여 전체적으로 6%의 표준편차로 25mΩ의 평균 저항을 구할 수 있었으며, 계산을 통해 동등한 저항을 얻은 결과 2.65mΩ.cm로 구리가 가지고 있는 저항값인 1.7mΩ.cm 보다 약 50% 이상 증가한 값이 없어졌는데, 이는 비아에 형성된 도금된 구리의 저항값의 증가와 패터 형성 시 나타난 패턴크기의 변화에 기인한 것으로 보고하였다.
6. Advanced Analysis of WLCSP Copper Interconnect Reliability under Board Level Drop Test
Tong Yan Tee, Long Bin Tan, Rex Anderson, Hun Shen Ng,
Jim Hee Low, Choong Peng Khoo, Robert Moody, Boyd Rogers
Amkor Technology, Inc.
Tel: (65) 62113403; Email: tytee@amkor.com
웨이퍼 레벨 패키징은 패키지 크기가 다이의 크기와 같고 웨이퍼 상에서 패키징이 진행되어 경박단소화와 경제적인 측면에서 매우 유리한 패키징 기술이다. 최근 들어 휴대용 제품에 많이 적용되고 있으며 이로 인해 드롭 신뢰성이 매우 중요시되고 있다. 기존의 기판을 사용한 FBGA나 리드를 사용하는 제품에 비해 그 충격이 바로 솔더볼로 전달되기 때문에 상대적으로 드롭 신뢰성이 취약한 문제점이 있다. 따라서 이 논문에서는 WLCSP의 드롭 신뢰성 향상을 위해 패키지와 기판의 디자인을 모두 고려한 연구가 필요하다고 생각하여 2가지를 모두 기계적 전산모사방법을 통해 최종디자인을 선택한 후 실제 실험을 통해 그 결과를 보고하였다.
그림 21에 WLCSP의 개략도를 나타냈고, 그림 22에는 드롭 테스트 조건과 디자인 변경에 따른 신뢰성 향상을 Weibull 도표를 이용해 도식적으로 나타내었다. 또한 표 6에서 보인 바와 같이 기존의 디자인으로는 1000회의 드롭 신뢰성이 생성된 것에 비해 새로운 디자인에서는 4850회로 증가하였다. 그림 23에서와 같이 전산모사를 통해 WLCSP에서의 드롭 응력을 받는 구조를 응력 갇힘(Stress Trap)과 스프링 효과(Spring Effect)로 분석했다. 이와 같이 디자인을 통한 드롭 신뢰성 향상으로 앞으로 큰 크기의 WLCSP 패키지에서도 향상된 기계적 특성을 얻을 수 있고 또한 휴대용 제품에도 충분히 실장 가능할 것으로 보인다. 그림 24, 25에서는 WLCSP에서 드롭 테스트 후에 관찰된 파괴 양상을 보여주고 있다. 주로 Cu/RDL의 계면 박리와 유전체층인 polyimide에서 발생되는 균열, 그리고 Cu에서 관찰되는 균열 등이 파괴 양상으로 보고되었다.
7. TEM Microstructural Analysis of As-bonded Copper Ball Bonds on Aluminum Metallization
Hui Xu1, Changqing Liu1, Vadim V. Silberschmidt1, Zhong Chen2,
1Wolfson School of Mechanical and Manufacturing Engineering, Loughborough University, Loughborough, LE11 3TU, UK
2School of Materials Science and Engineering, Nanyang Technological University, Nanyang Avenue, Singapore 639798, Singapore
E-mail: H.Xu3@lboro.ac.uk, Phone: +44-1509-227684
이 논문은 Al 본딩 패드에 Cu 와이어 본딩을 이용한 인터커넥션에서 Al-Cu계면에서 현상과 상태 등을 미세 주사/투과 전자현미경을 사용하여 나노미터 스케일에서 계면현상을 관찰한 논문이다. 금값의 급격한 상승으로 인해 와이어 본딩을 접속법으로 이용한 패키징에서 재료값에 해당하는 부분이 크게 상승하여 패키지 제조가격이 상승하였고, 이러한 경제적인 이유에서 급격히 구리를 이용한 와이어 본딩이 많이 적용되고 있다. 가격과 더불어 더욱 적은 두께의 구리 와이어의 사용이 가능하고 강도 또한 금보다 강해 여러 가지 측면에서 이점이 많지만, Cu-Al보다 특유한 금속화합물을 형성하기 때문에 온전한 Au-Cu 접속을 이루는 것이 실제 생산라인에서는 신뢰성 및 작업성 측면에서 많은 문제로 남아 있다. 그림 26에 구리 와이어 본딩 후에 BST(Ball shear test)를 통해 파괴 거동을 관찰하였고, 그림 27, 28, 29와 같이 HR TEM을 통해 Cu/Al 계면을 연구하였다. 연구를 통해 울트라소닉 본딩법에 의해 20nm 두께의 층에 Cu-Al 금속간 화합물(intermetallics ,i.e. CuAl2)이 형성됨을 관찰하였고, 나노 크기 형태의 기공이나 틈 등이 관찰되지 않았다. 그림에서 보인 바와 같이 조성의 변화가 Al, Cu 그리고 O의 3가지 원소로 나타났고, Cu가 Al 쪽으로 많이 확산해 들어갔으며(그림 27), Cu에 가까운 쪽에서 CuAl2가 매우 얇은 막의 형태로 존재함을 관찰했다(그림 28, 29).
울트라 소닉 방법으로 접촉부분에 알루미늄과 구리 산화물이 제거되고, 금속과 화합물이 형성되며, 본딩이 형성된 부분에서 기계적 구조적 결함이 발견되지 않았다. 또한 산화물이 아직 제거되지 못한 부분에서는 옥사이드 간의 화합물이 형성되었다. 계면반응에 필요한 온도를 확산을 통해 계산해본 결과 계면에서의 순간적인 온도가 465℃까지 올라가는 것으로 밝혀졌다.
8. Vacuum Encapsulation of Resonant MEMS Sensors by Direct Chip-to-Wafer Stacking on ASIC
N. Marenco1), W. Reinert1), S. Warnat1), P. Lange1), S. Gruenzig1), G. Hillmann2),
H. Kostner2), G. Bock2), S. Guadagnuolo3), A. Conte3)
1) Fraunhofer Institut f?r Siliziumtechnologie - Fraunhoferstrasse 1, 25524 Itzehoe, Germany
2) Datacon Technology GmbH - Innstrasse 16, 6240 Radfeld, Austria
3) SAES getters S.p.A - Viale Italia 77, 20020 Lainate (MI), Italy
Contact: norman.marenco@isit.fraunhofer.de; phone +49(4821)174620
새로운 휴대용 제품의 개발과 게임용 기기 등 센서의 사용과 용도가 다변화, 다양화되면서 센서의 크기를 줄이려는 노력이 많이 진행되어 오고 있다. 특히 센서는 이를 제어하고 신호를 감지하는 컨트롤러 칩과 같이 사용되어야 하기 때문에 이와 같이 2칩을 하나로 적층하는 3차원 적층기술이 매우 효과적이다. 따라서 이 논문에서는 그림 30과 같이 자이로스코프와 같은 관성센서와 ASIC칩을 페이스 투 페이스(F2F)방법으로 연결하는 실험을 실시했다. C2W(칩 투 웨이퍼)본딩은 W2W(웨이퍼 투 웨이퍼)본딩 보다 초기 투자비가 적고 또한 적은 생산량 및 초기의 적은 수율 제품에 적용하기가 쉬운 장점이 있다. C2W 본딩은 2가지 본딩 공정 단계를 사용했다(그림 31). 1차적으로 먼저 정열과 접속단 연결을 위해 잉여의 Sn을 이용해 1차 본딩을 형성한다. 이후에 2차적으로 진공상태에서 마지막 본딩을 Au-Sn을 이용해 최종적으로 본딩을 완성하고 소잉 공정을 실시하게 된다(그림 32). C2W 본딩이 끝난 후에 레이저를 통해 다이싱 작업을 하고 그 단면을 그림 33에 나타냈다. C2W본딩 방법을 통해 MEMS 디바이스의 웨이퍼 레벨 패키징을 더욱 활성할 수 있고 제품의 소형화로 더욱 더 적용범위가 넓어질 것으로 사료된다.
결론
1997년에 시작하여 올해로 10회를 맞이한 본 학회는 아시아에서 열리는 반도체와 마이크로 시스템 패키징 관련 학회로서는 가장 큰 규모이다. IEEE CPMT(Components, Packaging and Manufacturing Technology Society), EIA(Electronic Industires Alliance), iMAPS 등이 주관하였고 AMD, STATSCHIPPAC, A*STAR, UTAC, Infineon, Micron 등의 회사가 주 스폰서로 참여하였다. 이번 학회에서는 48개의 세션에 모두 238 편의 논문이 발표되었으며, 1일 동안의 전문 단기 코스와 포럼, 2일 간의 논문발표와 전시회로 이루어졌다. 10주년 특별 기념행사로 3명의 키노트 발표자와 각 대륙을 대표해서 6명의 고명한 학자들이 참석해 앞으로의 반도체 패키징에 있어서의 나아갈 방향과 역할에 대한 논의가 반나절간 이어졌다. 현재는 중국과 대만, 동남아(말레이시아, 태국, 필리핀, 싱가포르) 등이 세계 반도체 생산과 전자 패키징의 중심세력으로 부상하고 있는 상황으로, 학회에서는 세계적인 반도체 및 웨이퍼 레벨 패키징, 3D 웨이퍼 스태킹, 3D 인터커넥트, 임베디드 SiP, RF 모듈, Cu/low-k 패키징 등의 패키징 관련 기술의 현황과 새로운 기술이 많이 소개되었다. 특히 노키아, 인피니언, ST마이크로, 인텔, IBM, 삼성 등의 기업체, STATSCHIPAC, AMKOR, UTAC, ASE, SPIL 등 세계적인 반도체 패키징 기업들, IMEC, IZM Fraunhofer, PRC(Packaging Research Center) in GIT(Georgia Insititute of Technology), KAIST, LETI-CEA, ITRI(Industrial Technology Research Institute, Taiwan) 등의 연구소 및 유수의 대학들이 다수 참여하여 새로운 응용과 기술이 어떻게 새로운 반도체 패키징과 소자에 적용되는 지에 관해 실용적인 면과 학문적 면, 양 측면에서 모두 충실한 접근이 이루어졌다.
현재까지 미세전자 패키징 기술은 다음과 같은 역할을 담당하였다.
1) 소자 패키징 기술(device packaging technology) - 전기적 신호, 열관리 그리고 반도체 소자의 보호
2) 시스템 패키징 기술(Systems Packaging technology) - 소자와 기판을 연결하여 전체 시스템으로 패키징의 개념을 확장시켜 다양한 기능과 특성을 만족시키는 패키징 기술
그림 34에 나타낸 것처럼 반도체 기술은 60년에 걸쳐 눈부시게 발전해 왔고 앞으로는 집적회로 소자에 트랜지스터뿐 아니라, 보다 많은 능동형, 수동형 소자들이 함께 융합될 것이다. 이를 단소자 시스템(single -chip system) 또는 SOC라 부른다. 이러한 기술은 집적회로 블록들을 서로 연결하는 2차원적 또는 평면적 융합기술로 이미 일부 제품들은 시장에 선보이고 있다. 하지만 무선응용에 있어 이와 같은 SOC기술은 아직까지는 많은 문제점들을 드러내고 있다(한 예로 디지털과 아날로그 회로를 한 웨이퍼에 집적하는 어려움). 따라서 3차원 패키징, SIP(System-in-Package)은 현재 SOC의 문제점을 해결하고, 소형화와 기능의 다양화 측면에서 많이 상용화되고 있다. 특히 센서, 메모리, 그리고 메모리 기능을 탑재한 임베드디 프로세서 등이 그 응용의 예가 될 것이다.
이러한 3차원 접속기술로 3차원 실리콘 관통홀 기술을 통해 실리콘 칩-실리콘 칩, 웨이퍼-웨이퍼, 그리고 실리콘 기판 기술이 새롭게 각광받고 있다(그림35).
그림 36에서와 같이 TSV 기술은 점차 반도체 노드기술이 발전함에 따라 더욱 적은 비아 크기의 3차원 접속이 요구된다. 따라서 비아 사이즈가 작아짐에 따라 피치도 감소하고 점차 패키지의 범주와 디바이스 제작의 범주가 오버랩되며 서로가 서로의 기술과 요구사항을 잘 이해하고 공동으로 연구 개발하는 노력이 필요하게 되었다.
새로운 패키징 기술인 SOP 기술은 패키지 소자와 기판이 하나의 시스템 패키지로 융합되어, 기존의 SOC, SIP 그리고 전통적인 System-on Board(SOB)의 문제점들을 해결하고자 한다. IC칩과 패키지가 함께 디자인되고, 이를 고려한 제조와 패키지 및 시스템 제품개발이 진행되고 있다. 이러한 SOP 기술은 안테나, 주파수 필터, 디커플링 커패시터, MEMS 등 다양한 기능성 소자들을 경박단소화하여 기판에 삽입하거나 회로들을 직접 기판 위 또는 내부에 형성할 수 있는 특징을 가진다. 이와 같은 RF, 광학, 디지털, 센서 그리고 바이오 기능 등을 최적화하는 디자인이 시스템 단위로 진행되고 특성, 소형화, 그리고 신뢰성에 대한 일체화된 연구를 통해서 낮은 제조가로 다양한 기능의 전자시스템 제품들을 만들어 낼 수 있다.
이번 학회는 실제적이고 양산에 관련된 논문들이 많이 발표된 것이 상당이 눈에 띄었다. 또한 기존 패키징이 가진 개념적 범위가 점차 광범위해지면서 보다 다양한 접근 방법으로 기존의 패키징 기술과 새로운 기술의 혼합을 꾀하고, 특히 웨이퍼 레벨 집적을 통한 경박단소화와 다양한 기능의 칩을 일체화하려는 노력이 많이 엿보였다. 웨이퍼 레벨 패키지가 10여 년 전에 소개되어 그 동안 일부 분야에서만 사용되어 오다가 어느 정도 신뢰성 및 패키지 안정성을 확인받은 후에 휴대용 소형화 제품에 더욱 더 많이 사용된 것으로 생각된다. 또한 웨이퍼 레벨 패키지뿐만 아니라 TSV를 통한 3차원 패키지에 관한 로드맵을 노키아가 발표하여 새로운 패키지 기술과 응용에 대한 많은 관심과 앞으로의 전망을 이끌어냈다.
많은 참석자들의 논문과 관심은 대부분 새로운 기술의 소개와 앞으로 다가올 미세피치, 고기능화, 소형화에 초점이 맞춰져 있었으며, 특히 3차원 패키징 기술을 이용한 다양한 형태의 SiP 기술과 3차원 패키지 제조에 집중됐다.
새로운 공정기술이나 접속기술, 그리고 3차원 패키징 논문이 발표되는 학회장에는 매우 많은 사람들이 참석하여 경청했고, 많은 질문들과 각 기술간 비교에 대한 논의가 있었다. 올해는 특히 노키아, 인피니언, 지멘스, ST마이크로와 같은 유럽계 회사들이 많이 참석하여 휴대폰이나 휴대용 전자제품을 겨냥한 패키지 기술과 응용에 대해 많이 발표했다.
우리나라에서도 15여 명이 넘게 논문발표와 학회참석을 했는데, 국내건 국외건 많은 교류를 통해 한국인들의 네트워크를 보다 원활히 하고 관리할 필요가 있을 것으로 여겨졌다. 특히 패키징 분야는 AMKOR나 지금은 STATS-Chippac에 합병된 Chippac 등과 같은 세계적인 패키징하우스들이 모두 우리 기업이었고, 지금은 모두 국제적 기업이 되었다. 최근에는 OSA(oustsourced semiconductor assembly)라는 비즈니스 용어가 나올 정도로 반도체 업계에서 패키징은 중요시되고 있고, 많은 반도체 관련 잡지와 저널에서도 패키징 관련 사항과 새로운 기술들은 늘 비중있게 다루고 있다. 특히 기존의 IDM(integrated device manufacturing)들이 비즈니스 모델을 수직적 융합구조에서 수평적 구조나 핵심사업만 집중하고 나머지는 아웃소싱하는 구조로 가고 있다. TI의 경우도 CMOS 팹은 이미 정리하였고, RF 팹만 유지하고 있으며, AMD같은 경우 반도체 팹을 아웃소싱했다. 또한 많은 업체들, 퀄컴, 브로드컴, 미디어텍, 엔비디아와 같은 회사들은 모두 팹리스 회사들로 웨이퍼 팹과 패키징 하우스를 모두 비즈니스 파트너로 삼고 있다. 따라서 앞으로 전문화된 분양에 집중해 기술 및 경제적 우위를 갖춘 비즈니스 모델이 주를 이룰 것으로 생각한다.
또한 국제학회를 운영하는 운영회의 한 사람으로 아직 우리나라 연구원들의 참여가 부족하다는 것을 많이 느꼈다. IEEE CPMT를 통해 패키징 관련 학회들도 세계 여러 곳에서 진행 중이다. ESTC(유럽), ECTC(미국), EMAP(아시아) 또한 iMAP 관련 학회도 많이 활동 중이다. 우리나라의 연구자들도 국내 학회뿐만 아니라 국제적인 학회에서 적극적 활동이 기대된다. 기술적인 면에서 뿐만 아니라 이러한 학회에서의 세션 체어나 운영위원회에 적극적으로 참여함으로써 개인의 발전과 더불어 대한민국의 기술적인 위상을 높이고 각국에 흩어져 있는 대한민국의 연구원들이 서로 격려하고 좋은 네트워크를 형성할 수 있는 기회를 가지면 좋겠다는 생각을 해보았다. 학회를 통해 새로운 기술과 지식을 얻는 것에서 만족하지 말고 이보다 한발 더 나아가 좋은 만남의 기회를 가지고 세계적인 네트워크를 형성하여 대한민국 연구자 및 엔지니어들이 세계 속에서 그 능력을 발휘하며 반도체 패키징 분야에서도 계속해 그 명성을 이어가길 기
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