나노 CMOS 영역에서의 디지털 회로 설계의 문제점과 전망

코센 리포트

글 : 김용빈(Northeastern University)지난 수십 여 년 동안 무어의 법칙은 반도체 산업을 이끄는 원동력이 되어 왔다. 이렇게 트랜지스터의 크기가 계속 작아짐에 따라 그 성능 면에서 심각하게 문제가 되는 요소들도 나타나게 되었다. 누설 전류(leakage current), 이득(gain) 감소, 그리고 PVT(process, voltage, and temperature) 변화에 대한 민감도 등이 그것이다. 이에 따라 기존의 방법처럼 몇 가지 변수만을 최악의 경우로 상정하고 설계할 수만은 없게 되었다. 이 글에서는 여러 가지 특이한 회로에 대해 분석하였으며, 특히 디지털 회로에 초점을 맞추어 기술해 나가고자 한다.논리회로와 금속배선 그리고 클록과 전력 분산에 있어서의 난제들논리회로와 금속배선에너지-지연시간(energy-delay) 최적화는 디지털 회로에서 가장 중요한 부분이라고 할 수 있다. 어떤 주어진 기능을 수행하기 위해 요구되는 지연시간과 에너지는 전원 전압이나 트랜지스터 문턱 전압, 회로의 형태, 트랜지스터의 크기, 파이프라인 깊이, 그리고 마이크로 아키텍처들의 함수로 주어진다. 이 함수를 에너지와 지연시간에 대해서 편미분함으로써 최적치를 구할 수 있다. 하지만 이러한 방법은 회로의 속도(지연 시간)를 향상시키기 위해 사용되는 전력의 소모량이 모든 변수에 대해 같을 때만 유효하다.실제로 많은 저전력 기술들은 불필요하게 낭비되는 전력을 제거함으로써 전력소모를 줄인다. 다른 저전력을 위한 기술들은 최소의 전력비용으로 성능을 개선하는데, 클록 게이팅이나 병렬처리(parallelism) 등이 좋은 사례이다. 이러한 대부분의 기술들은 상황에 따라 주파수를 바꾸거나, 전원전압을 바꾸면서 회로를 다시 최적화 시키는 과정을 거쳐야 한다.금속배선도 여전히 상당한 난제를 가지고 있다. 즉 기본적으로 트랜지스터 속도는 빨라지고 있는데, 금속선의 전달속도는 오히려 증가한다는 데 문제의 근원이 있다고 할 수 있다. 이 금속배선의 신호전달 속도를 증가시키기 위해 버퍼를 사용하기도 하고, 금속선의 넓이를 넓게 하는 방법을 사용하기도 한다. 작은 전압 폭(swing)으로 동작시키는 온칩(On-chip) RC 링크를 사용해서 단위 비트당 에너지를 10배 정도 줄이는 방법도 사용된다.클록 분배금속배선 또한 중요한 난제로 남아 있다. 금속선의 지연시간이 줄지 않고 있고 금속선의 커패시턴스 또한 증가함에 따라 클록의 잠복기가 길어지고 그에 따라 속도를 증가시키기 위해 네트워크의 이득이 더욱 중요시 되고 있다.클록의 잠복기는 회로 또는 금속배선의 지연시간의 변화에 대해 더 큰 변화를 나타낸다. 예를 들면 회로의 속도가 10% 변하면, 클록의 잠복기는 40%까지 변화될 수 있다. 이러한 난제로 인해 클록을 배분하는 데 있어 새로운 대안을 찾아야 할 필요성이 생겼다. 공진(resonant) 클록 배분 또는 스탠딩 웨이브 클록(standing wave clock) 배분 등이 그러한 예이다.이러한 아이디어들은 낮은 스큐(skew)와 낮은 지터의 클록을 배분시킬 수 있는데, 스탠딩 웨이브 클록 배분 방법은 클록의 전압이 다를 수도 있다는 점을 감수해야 하는 단점이 있다. 결국 이런 단점은 스큐를 증가시키거나 지역적으로 클록 버퍼 설계를 어렵게 할 수 있다.반면 레조넌트-로드 클록(resonant-load clock) 배분 방법은 기존의 클록 그리드(grid)와 나선형(spiral) 인덕터들을 결합해 사용함으로써 위상과 전압크기가 일정한 클록을 배분할 수 있고, 공진부하(resonant load)를 구동하는 데 사용되는 클록 버퍼의 크기를 줄임으로써 지터와 전력을 줄일 수 있다는 장점이 있다. 더 자세한 클록 분배 기술에 대해서는 참고문헌[3], [4]에 자세히 기술되어 있다.전력 분배와 조절 그리고 측정트랜지스터가 계속 미소화됨에 따라 전원 전압은 낮아지는 반면 전력소모는 증가한다. 이러한 추세는 전원 전류를 급격히 증가시킨다. 이에 따라 온칩 전원전압의 노이즈를 줄이기 위해 전력배분 네트워크의 저항이나 인덕턴스는 엄격히 낮게 유지되어야 하는 반면, 더 많은 디커플링 커패시턴스가 요구된다.또한 전원 전압의 변화도 10% 이하로 유지되어야 하는데, 이를 위해서는 전원 전압의 노이즈 분석이 선행되어야 한다. 전원 전압의 노이즈 분석을 위해서는 칩 상에서의 전원 전압을 측정할 수 있는 것이 급선무이다. 전원 전압에 대한 노이즈를 측정하기 위해서는 온-칩 샘플러와 같은 방법이 사용되고 있다[5].PCB에서 사용되는 것과 같은 온-칩 액티브 레귤레이터가 대역폭 넓은 푸쉬-풀(push-Pull) 선형 레귤레이터 형태로 설계된다면 디커플링 커패시턴스를 줄이는 데 있어서 상당한 도움이 될 것이다.디바이스 모델링에 있어서의 난점들디바이스 모델은 회로 시뮬레이션 도구와 함께 설계의 효율을 상당히 향상시킬 수 있다. 회로설계의 정확성을 보장하기 위해서는 칩의 설계 공정 변화와 공정 기술 변화를 정확히 나타낼 수 있는 디바이스 모델이 필수적이다.트랜지스터의 크기가 50nm 이하로 작아짐에 따라 이러한 정확한 모델을 개발하기가 상당히 어려워지고 있다. 왜냐하면 DIBL(drain-induced barrier lowering), 문턱 전압 롤 오프(roll off), 누설 전류와 같은 쇼트 채널(short channel) 효과로 인해 기존의 벌크 CMOS 구조의 한계가 드러남에 따라 하이 퍼미티비티(high-K) 절연체, 금속 게이트 전극, 저저항 드레인 등과 같은 새로운 재료들이 사용되고 있기 때문이다. 따라서 이러한 신재료들로 인해 기존의 CMOS 디바이스 모델이 급격히 개조될 필요가 있다.모델링 측면에서, 새로 전개되는 설계상의 필요에 따라 두 가지 문제가 제기된다. 첫째는 캐리어의 이동도(mobility)와 속도의 공정 변수(parameter)에 대한 의존도가 정확히 이해되어야 하는 것이다. 둘째로는 상당히 미세하고 정교한 공정 과정과 다양한 형태들로 인해 야기되는 레이아웃과 실제 실리콘 상의 디멘션 차이를 어떻게 연관시킬 것인가 하는 것이다.현재는 여러 가지 경험상의 모델들이 존재하지만 새로운 디바이스에 대해서는 더 많은 모델들이 TCAD와 같은 디바이스 시뮬레이션 등과 더불어 개발되어야 할 것이다.High-K 절연체는 누설 전류를 줄이는 데 도움이 될 수 있고, 메탈 게이트는 트랜지스터 문턱전압을 조절하는 데 필요하다.그러나 high-K 절연체는 상당히 큰 음전압 온도 불안정성(negative-bias temperature instability)과 드레인 전류의 급격한 감소 같은 신뢰도문제를 야기시킬 수 있어 이러한 불안정성과 신뢰도를 갖는 회로 설계를 지원하기 위한 간결하고도 정확한 모델이 개발되어야 한다.32nm 이하의 기술에서는 FinFET이 가장 유망한 트랜지스터로 선택되고 있다. 지금까지는 BSIM(Berkeley short channel insulated gate field effect transistor model), PSP(Pennsylvania state university-Philips) 모델 등이 개발되어 있으며 아직 표준화 된 것은 없다. 공정변수의 변화가 나노 영역에서는 트랜지스터 성능에 상당한 영향을 미치므로 공정 변수의 변화를 추출해 새로운 디바이스 모델에 반영되어야 할 것이다. 그러나 이러한 공정변수를 어떻게 측정하고 예측할 것인가가 문제시 되고 있다.반도체 산업이 서브-파장 리소그래피로 이동함에 따라 레이아웃 상의 디멘션과 실제 디바이스 상의 크기와의 에러가 증가하고 있다. 이러한 공정 변수의 변화를 통계 처리해서 모델에 반영한다면, 회로 시뮬레이션 시간과 같은 계산 시간이 상당히 길어질 것이다. 따라서 최악의 경우에는 룩업 테이블(lookup table)에 입각한 방법이 더욱 효과적일 수도 있을 것이다.SRAM 메모리 설계상의 난점들SRAM은 표준 공정으로 제작할 수 있고 또 속도 또한 다른 논리회로와 견줄 만 하므로 임베디드 메모리 기술로서 앞으로도 존속될 것이다.그러나 새로운 디바이스와 공정 기술 개발로 인해 점차적으로 설계의 어려움을 더하고 있다. 가장 힘겨운 문제로는 누설 전력과 같은 스테이틱 파워의 증가와 셀의 안정성 문제, 그리고 동작 마진의 감소, 그리고 신뢰도와 테스팅의 난점 등을 들 수 있는데, 칩 내에서 그리고 칩과 칩 간의 각종 파라미터들의 변화가 이러한 문제들을 더욱 어렵게 만들고 있다.전력과 셀의 안정도누설 전류를 줄이기 위한 방법으로 트랜지스터의 문턱 전압을 올리는 것을 생각할 수 있는데, 이는 바디 바이어싱(body biasing)을 통해 이룰 수 있다. 다른 방법으로는 셀 내부 인버터들의 전원 전압을 강하하는 것이 있다.그러나 이런 해결책으로 저장된 데이터를 유지하기 위해서는 전원 전압을 최소 전압(data retention voltage, DRV) 이상으로 일정하게 유지해야 하기 때문에 제한적일 수 밖에 없다. 다른 설계의 문제와 마찬가지로 PVT 변화를 고려해야 하기 때문에, PVT 변화에 의한 DRV의 변화 또한 설계상의 고려사항으로 추가된다고 할 것이다.장기적인 관점에서 가장 중요한 문제 중 하나는 데이터를 읽을 때와 저장할 때 어떻게 메모리 셀을 안정적으로 동작시킬 것인가 하는 것이다. 이때는 흔히 RSNM(read static noise margin)을 사용해서 이들의 안정도를 나타낸다. 한편 전원전압이 낮아질수록 SNM은 급격히 악화된다.라이트 마진(Write margin)도 비슷한 현상을 보인다. 따라서 디바이스 크기가 작아지고 동작전압이 낮아지는 나노 영역에서는 심각한 문제가 제기되는데, 단기적인 해법으로는 비트 라인을 더 낮은 전압으로 프리차지 하거나, 부스트 셀(boosted cell) 전압을 사용하거나, 읽기와 쓰기 포트를 분리시키는 등의 기술이 사용될 수 있다. 그러나 장기적으로는 기존의 6T(Transistors) 셀이 최적인가를 살펴볼 필요가 있고, 보다 매력적이고 효과적인 대안을 찾아야 할 필요가 있다.견고함과 신뢰성트랜지시터 크기가 감소됨에 따라 SRAM의 소프트 에러 그리고 하드 에러가 더 자주 나타나고 하나의 에러가 여러 개의 에러를 초래할 가능성이 높아지고 있다.지금까지는 다량의 소프트 에러가 오직 하나의 셀을 방해하는 형태로 나타났는데, 나노 영역으로 진입함에 따라 한번에 여러 비트의 에러가 발생하는 경우가 많아지고 있다. 소프트 에러는 고에너지를 가진 입자로 인해 생기고, 하드 에러는 일렉트로-마이그레이션(electro-migration)이나 디바이스의 노쇠현상으로 생기는데, 하드 에러는 한번에 상당한 양의 데이터를 상실할 우려가 있다. 나노 영역에서는 하드 에러가 일어날 확률이 급격히 증가한다[6].이러한 하드 그리고 소프트 에러를 줄이기 위해 현재 ECCs(error-correcting codes), 비트 인터리빙 리던던시(bit-interleaving, redundancy)와 같은 기술이 사용되고 있지만, 이러한 기술들은 소프트 에러에 대한 면역성을 떨어뜨리거나 광범위하게 사용할 수 없다는 단점이 있다. 이외에도 여러 가지 방법들이 있는데, 이들 모두 나노 기술에서 볼 수 있는 멀티-비트 에러 같은 경우를 감당할 수는 없다. 따라서 새로운 대안이 신속히 개발되어야 할 것이다.마지막으로 나노영역에서는 집적도가 급격히 증가됨에 따라 테스트와 테스트를 위한 설계가 주된 문제 중 하나가 될 것으로 전망된다.디지털 설계상의 난점들과거에는 디자인 룰을 지키는 것만이 만족할 만한 수율을 얻는 데 있어 충분한 조건이었지만 90nm 이하의 기술에서는 공정 상에서 제대로 구현될 수 없는 레이아웃 상에 있어서 기하학적인 형태까지도 고려되어야 한다.이러한 것을 생각하면 수율을 고려한 설계에 대한 경제학은 공정기술과 트랜지스터 크기가 변함으로써 자연히 변한다고 할 수 있다. 또 다른 현상은 복잡도는 증가하지만 상품을 설계하여 시장에 내놓아야 할 시간은 더욱 줄어들고 있다는 것이다. 따라서 이러한 설계상의 복잡한 문제들을 어떻게 극복하고 더 높은 신뢰도를 갖는 칩 설계를 더 빠른 시간 내에 완성할 것인가 하는 문제도 경제학에 있어 중요한 근간이 된다고 할 수 있다.이를 위해서는 모든 문제들을 철저하고 정확하게, 그리고 효과적으로 해결하는 설계방법론의 개발이 필요하다. 트랜지스터를 더 작게 만들기 위해서는 더 미세한 리소그래피를 개발해야 하는데, 지금까지는 빛의 파장을 줄여 사용하는 방법을 사용해 왔다. 그러나 이것은 비용 면에서 효과적이지 못하기 때문에, 최근에는 파장을 더 이상 줄이지 않고 같은 광원을 사용해 더 미세한 패턴을 정의할 수 있는 시스템을 개발했다. 대부분 이런 기술은 빛의 응집력(resolution)을 강화시키는 방법을 이용했다.이러한 기술들은 설계상의 어떤 패턴들에 대해서는 양질의 이미지를 제공하지만 그 밖의 다른 패턴들에 대해서는 이미지의 질이 떨어지는 단점이 있다. 이러한 단점이 해결되기 전에는 레이아웃 상에서 이러한 문제시 되는 패턴이 사용되어서는 안되고, 어떤 형태의 레이아웃이 이러한 문제를 초래하는지 밝혀야 한다. 그러므로 따로 디자인 룰을 만들어내는 새로운 패러다임(paradigm)이 개발되어야 할 것이다.레이아웃에서 요구되는 패턴의 수를 제한함으로써 리소그래피 기술을 용이하게 할 수 있다. 구체적으로 대량 생산을 가능하게 하고 공정 변화를 최소화함으로써 디바이스 모델링을 용이하게 할 뿐 아니라 디자인 룰 또한 단순화 시킬 수 있다. 이를 통해 표준 라이브러리를 사용하지 않는 설계를 하더라도 레이아웃에 사용되는 패턴 수를 상당히 줄일 수 있다. 또한 게이트와 논리 수준뿐만 아니라 레이아웃 패턴에서도 정형화가 존재해야 할 것이다.통계적인 회로 설계의 난점들회로의 속도와 전력 소모가 중요한 요소이지만 수율도 세 번째로 중요한 변수이다. 회로에 대해 많은 통계학적인 설계 방법론이 제안되었는데, 그들 중에는 디지털 회로를 통계학적으로 모델링하여 각종 공정 변수에 대해 성능을 예측할 수 있는 것들이 있다.그러나 나노 영역에서의 회로들은 더 이상 큰 규모의 공정변수의 변화에 대해 결정되는 특성을 지니고 있지 않다. 따라서 문제는 지금까지 이러한 각각의 통계적인 변수들을 어떻게 모델에 정확히 반영시킬 수 있을 것인가 하는 것이 된다.이러한 문제를 흔히 PMOR(parameterized model order reduction)이라고 한다. 하지만 이러한 모델을 개발한다 하더라도 모델의 크기를 줄여 계산시간을 최소화 하고 정확도를 올리는 문제가 남아 있다.이러한 회로상의 성능문제 이외에 누설전류의 변화 또한 정확히 모델에 반영하고 이를 통해 설계에 있어 누설전류를 줄이고 성능과 각종 마진을 개선하는 노력이 이루어져야 한다. 회로 모델링은 표준 라이브러리의 한 셀 혹은 하나의 금속선 같은 하나의 회로 블록에 집중하는데, 일반적으로 이는 행동 모델과 성능 모델로 구분된다.행동 모델은 고차원의 부울리안(Boolean) 미분 방정식을 입력해서 입력과 출력 관계를 대략적으로 나타내기 위한 저차원의 다이내믹 시스템을 만들어낸다. 이런 방법을 MOR(model order reduction)이라고 하는데, 이는 나노영역의 집적회로가 큰 공정변수의 변화에 대한 효과가 일정한 형태로 나타나는 것이 아니기 때문에 근본적인 개선책이 요구된다. 문제의 요지는 어떻게 통계적인 공정변수의 변화를 MOR을 공식화하는 데 반영할 것인가 하는 것이다. 이 경우 CORE[7] 라는 알고리즘이 이러한 문제 해결에 사용된다.성능 모델링은 흔히 수학에서 반응 표면 모델링(response surface modeling)이라고 하는데, 지연시간이나 누설 전류같은 관심항목을 문턱전압, 게이트 산화막 두께, 트랜지스터 크기 등의 함수로 표현된다.간단한 성능 모델은 1차 함수로 근사값을 찾을 수 있지만 더 정확한 값을 찾기 위해서는 2차 함수로의 접근이 요구된다. 그런데 이렇게 하면 다루어야 할 변수가 급격히 증가해 문제의 복잡도도 급격히 증가하여, 디바이스의 미스매치(mismatch)까지 고려해야 할 때는 감당할 수 없을 만큼 복잡해진다. 이 문제에 대한 해결방안으로 PROBE(projection -based approaches) 라는 방법이 있다. 이는 상당수의 모델 변수들을 줄일 수 있는 것으로 알려져 있다. 한 예로 그림 1의 경우에 나타난 바와 같이 모델 계수의 수는 변수들의 숫자가 증가함에 따라 기하급수적으로 증가하는 것이 아니라 거의 1차 함수의 관계로 증가함을 볼 수 있다.이러한 모델의 복잡도를 줄이는 것이 지금 우리가 해결해야 할 첫 번째 문제이다. 지금까지는 데이터 마이닝(data mining)에 사용되는 방법이 상당히 유용할 것으로 보인다.집적회로 분석은 기존의 코너-베이스(corner-based) 접근방법에서 블록이나 전체 칩 두 가지 모두에 대하여 새로운 통계학적인 흐름으로 이동해 가고 있다. 트랜지스터 시뮬레이션에 입각한 직접적인 몬테 카를로 분석은 통계적인 성능분포를 예측하기 위한 직접적이고 비효과적인 방법이다. 따라서 더 효과적인 방법으로는 먼저 성능 모델을 추출하고 그 모델을 이용해서 분포를 확인하는 것이다.대부분의 경우엔 성능모델이 2차 함수로 대략 접근되면 성능 분포는 APEX[8]라는 알고리즘을 사용해 분석적으로 추출해 낼 수 있다. 앞으로도 이러한 노력이 지속되어 실제 설계에 사용할 수 있는 CAD 툴의 개발이 절실하다 하겠다.칩 전체에 대한 통계학적인 분석은 통상적으로 커다란 문제를 다루기 위해서 단계적인(hierarchical) 접근법을 쓴다. 나노 영역에서는 신호 전달 속도와 같은 성능변수와 더불어 수설전류 또한 상당히 변한다. 이런 변화를 정확히 예측하고 효과적인 누설전류의 최적화를 위해 몇 가지 유용한 알고리즘이 있다. 이들을 행렬 계산에 쓰이는 반복적인 수치해석 알고리즘을 사용하여 2차 함수의 누설전류 모델을 만들어낸다. 이러한 툴들도 빠른 시일 내에 상용화되어 보편화되어야 할 것이다.통계학적인 회로최적화의 목적은 충분한 설계 마진을 확보하는 데 있다. 최근의 이러한 노력의 발전은 통계학적인 성능도의 분포를 정확하게 예측하는 것을 가능하게 하였다. 따라서 이러한 기술을 사용함으로써 불필요한 마진을 주는 오버-디자인을 피할 수 있게 되었다.트랜지스터 수준에서 통계학적인 최적화는 플립-플롭(flip-flop) 이나 메모리(memory cell)같은 하나의 회로 요소에 집중하기 때문에 어떤 정해진 회로형태를 받아서 트랜지스터 크기를 최적화시키는 것이다. 하나의 회로 요소가 고작 트랜지스터 10개 혹은 20개에 불과하지만 그러한 회로를 통계학적으로 최적화한다는 것은 쉬운 일이 아니다. 이 정도의 수준에서도 성능에 영향을 주는 공정변수가 50개 혹은 100개나 되기 때문이다. 현재는 ROAD 라는 툴이 개발되어 이러한 문제를 해결하는 데 도움을 주고 있다.트랜지스터 수준의 최적화에 비해, 전체 칩에 대한 통계학적 최적화는 문제의 크기가 훨씬 크고 복잡하기 때문에 상당한 난이도를 지닌다고 할 수 있다. 이런 경우 컨벡스 모델링(convex modeling)을 현명하게 이용해서 최소값이나 최고값을 찾아내는 방법에 의존할 수밖에 없다. 따라서 문제의 관건은 게이트나 금속선의 딜레이를 어떻게 다항함수(polynomial)로 표현해서 컨벡스 함수로 나타낼 수 있느냐 하는 것이다. 실제로 모든 경우에 있어 이런 다항함수로의 근접방법은 충분한 정확성을 제공한다.계속되는 테크놀로지 스케일링에 따른 디지털 회로의 추상 보존에 관한 문제점들디지털 회로들은 여러 가지 많고 복잡한 문제들을 밖으로 드러내지 않고 블록이나 회로 내부의 문제로 감출 수 있다는 장점이 있다. 예를 들면 디지털 노이즈 마진은 공정변화, 전압변화, 그리고 온도 변화에 대해서도 예측 가능한 동작을 보인다. 이러한 견고함은 통상적으로 ASIC 이라고 불리는 설계 방법론과, IP 블록의 설계를 가능하게 하였다.그렇지만 지난 20여 년 동안 성공적으로 사용된 이러한 설계 방법은 나노 영역에서 드러나는 문제들로 인하여 이제 많은 요소들이 개선되면서 리노베이션돼야 할 처지에 놓이게 되었다.지금까지 서술한 설계와 설계 방법론 연구의 초점은 디지털 회로의 abstraction을 보존하고, 트랜지스터들이 더욱 더 작은 나노 영역으로 가더라도 그 최적화를 위해 더 많은 변수를 고려하면서 보다 견고한 설계를 보장하는 데 있다.본 분석에서는 다음과 같이 요점을 정리해볼 수 있다.1. 클록이나 파워서플라이 같은 중요한 네트워크 분배의 견고성을 보장하기 위해서는 보다 적극적인 기술이 요구된다.2. 리소그래피의 난제들로 인하여 더욱 엄격한 디자인 룰과 레이아웃, 그리고 실제 디바이스에서의 디멘션 에러를 줄이기 위한 보다 정형화된 레이아웃 패턴이 요구된다.3. 리소그래피의 변화가 잘 컨트롤되면 진정한 도핑 변화에 따른 디바이스 미스매치 같은 임의 변의가 지배적으로 나타나게 될 것이고, 이런 문제는 가장 작은 트랜지스터를 사용하는 SRAM 셀에서 문제가 될 것이기 때문에, 타이밍이나 전력제한은 물론 안정성이나 쓰기 능력 까지도 고려하여 설계해야 한다.4. 체계적인 그리고 임의적인 공정 변수들은 현재 설계에 있어 가장 중요한 부분의 하나인 많은 양의 통계사상의 변수들을 초래한다. CAD 툴들은 디바이스 모델에서 상당한 양의 변수들을 받으므로 그런 변수들의 통계적인 변화량까지 고려하여 회로분석과 최적화에 적용해야 한다.5.CAD 툴은 회로상의 각종 변수의 통계적인 변화를 찾아 보다 간결한 형태로 시스템 수준에서 정확한 분석과 예측을 가능케 하기 위해 시스템 수준의 설계자에게 제공되어야 한다.6. SRAM 과 같은 복잡한 구조를 가진 블럭을 위한 신시사이저 또는 컴파일러의 성능 개선이 요구된다. 기존의 간단한 메모리 컴파일러는 나노영역에서의 문제점들을 해결하기 어렵다.결론기술이 나노 영역으로 진입하면서 회로 설계는 디바이스의 문제들을 더 많이 내포하게 되었다. 본 분석에서는 나노 영역에서 제기되는 문제들을 짚어보고 이런 문제들을 해결 할 수 있는 방법들을 찾아보고 서술하였다. 특히, 논리회로나 금속배선 회로, 메모리, 그리고 클록과 전력의 배선에 대한 연구와 대책을 집중적으로 논의하였다. 나노 영역에서의 회로설계와 최적화를 위한 정확한 통계학적인 시뮬레이션 모델에 관한 연구도 알아보았다.앞으로 10~15년 발전해 나감에 있어 지금보다 더 어려운 문제들이 나타날 것이다. 이러한 어렵고 복잡한 문제들을 해결하기 위해서는 지속적으로 새로운 기술들을 개발해 나아가야 한다. 앞으로 전개될 실리콘 로드맵을 지금까지 해왔던 것처럼 꾸준히 지켜 나갈 것을 믿어 의심치 않는다.참고문헌>>1. Proceedings of the IEEE, Vol 96, No. 2, “Digital Circuit Design Challenges and Opportunities in the Era of Nanoscale CMOS”, Benton H. Calhoun, Yo Cao, Xin Li, Ken Mai, Lawrence T. Pileggi, Rob A. Rutenbar, and Kenneth Shepard, , February 2008.2. KOSEN Expert Review, “나노 CMOS 영역 에서의 디지털 회로 설계의 문제점과 전망”, 김용빈, 20083. Proc. IEEE Int. Solid-State Circuits Conf., , pp. 518?519, “B1.1 to1.6 GHz distributed differential oscillator global 클록 network” , S. Chan, K. Shepard, and P. Restle, Feb. 2005.4. IEEE J. Solid-State Circuits, vol. 41, pp. 2083?2094, “Distributed differential oscillators for global클록 networks” , S. C. Chan, K. L. Shepard, and P. J. Restle, Sep. 2006.5. Proc. IEEE Symp. VLSI Circuits, 2002, pp. 138?139, “Applications of on-chip samplers for test and measurement of integrated circuits”, R. Ho, B. Amrutur, K. Mai, B. Wilburn, T. Mori, and M. Horowitz, 2002.6. IEEE Trans. Depend. Secure Comput., vol. 2, pp. 297?310, “BAutonomic microprocessor execution via self-repairing arrays”, F. A. Bower, S. Ozev, and D. J. Sorin, Oct.?Dec. 2005.7. Proc. ACM/IEEE Int. Conf. Computer-Aided Design,” Parameterized interconnect order reduction with explicit-and-implicit multi-parameter moment matching for inter/intra-die variations”. X. Li, P. Li, and L. Pileggi, Nov. 2005.8. Proc. ACM/IEEE Int. Conf. Computer-Aided Design, pp. 2-9 , “BAsymptotic probability extraction for non-normal distributions of circuitperformance”, X. Li, J. Le, P. Gopalakrishnan, and L. Pileggi, Nov. 2004

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