초고속 SoP에서 인터페이스 채널과 트랜시버의 Co-design 방법

SiP, SoP 등의 패키징 신기술의 현주소

모바일 컴퓨팅에 기반을 둔 컨버전스 시스템은 소형화, 고속화, 다기능화 그리고 저전력화에 대한 시장의 요구를 충족시켜야 한다. 이러한 기대를 충족시켜주는 기술이 바로 SoP(System on Package)이고, 이러한 SoP 기술은 CPU, 메모리, DSP, 디스플레이, 통신 칩 등을 단일 패키지 형태로 만들어 낼 수 있다. 이러한 다기능 칩 들을 성공적으로 집적시키기 위해서는 각 칩들 간의 알맞은 인터페이스(interface) 설계가 수행되어야 한다. SoP에는 다양한 규격의 I/O 특성을 갖는 칩들이 존재할 수 있기 때문에 칩들 사이에 성공적인 데이터 송수신을 하기 위해서는 채널과 송신기/수신기, 그리고 클로킹(clocking)에 대한 표준이 있어야 한다. 또한 각 칩들은 이러한 표준을 준수해야 한다.현재 많은 칩투칩 데이터(chip-to-chip data) 송수신 규격과 인터페이스 방식들이 존재한다. I/O 구동 방식은 크게 싱글-엔디드 시그널링(single-ended signaling) 방식과 디퍼런셜 시그널링(differential signaling) 방식으로 구분된다. 싱글-엔디드 시그널링은 일반적으로 300MHz에 이하에서 적절한 방법으로 알려져 있다.하지만 데이터 채널의 성능 개선과, 프리 앰퍼시스(pre-emphasis) 사용, 클로킹 방식의 개선, 그리고 데이터 코딩 등을 사용한 공통 모드 제거(common mode rejection) 향상 등으로 현재에는 3Gbps 이상까지 데이터율을 늘리려는 시도가 진행되고 있다. 이러한 싱글-엔디드 시그널링의 대표적인 규격으로 LVTTL, SSTL, HSTL, GTL 등이 있다. 일반적으로 고속 데이터 전송을 위해 많이 사용되는 방법은 디퍼런셜 시그널링 방식이다. 이 방식은 공통 모드 제거와 스몰 스윙(small swing)을 이용하여 현재 10Gbps 이상까지 데이터 전송 속도를 높이고 있다. 이러한 방식을 채용한 방식은 CML, ECL, PECL, LVPECL, LVDS 등이 있다. 이중에서 LVDS 방식만이 표준 규격으로 정해져 있다.많은 칩투칩 데이터 송수신 방식이 존재하는 가장 큰 이유는 채널이나, 칩에서 발생하는 전자기적 잡음이 데이터 송수신을 방해하기 때문이다. 대표적인 전자기적 잡음의 종류에는 crosstalk, reflection, signal loss 등과 같은 채널 노이즈와 SSN, return path noise 등 전력 배분(power distribution)에 의한 노이즈, 마지막으로 트랜스미터와 리시버 등의 오프셋(offset)이 있다. SoP 인터페이스 설계 시 가장 중요한 부분은 전자기적 잡음의 특성을 이해하여, 낮은 파워 소모와 낮은 제작 비용을 가지고 목표로 하는 전송 속도를 달성하는 것이다. 이 글에서는 시그널링과 전자기적 잡음에 대하여 설명을 한 후, 인터페이스를 설계하는 가장 효과적인 방법에 대하여 기술할 것이다.칩투칩 인터페이스 시스템과 전자기적 잡음칩투칩 인터페이스 시스템은 트랜스미터, 리시버, 데이터 채널, 클록, 터미네이터(terminator) 등으로 구성되어 있다. 이를 잘 묘사한 그림을 그림 1에 나타내었다. 트랜스미터는 ‘0’또는 ‘1’로 구성되는 디지털 데이터를 다른 칩으로 보내기 위하여 전압이나 전류로 변환시키는 역할을 한다. 데이터를 전압으로 바꿔주는 드라이버를 전압 모드 드라이버(voltage mode driver)라 하고, 전류로 바꾸는 경우를 전류 모드 드라이버(current mode driver)라 한다. 일반적으로 SSTL 같은 싱글 엔디드 시그널링에서는 전압 모드 드라이버를 선호하고, 디퍼런셜 시그널링에서는 전류 모드 드라이버를 주로 사용한다.채널은 드라이버에 의해 보내진 신호를 리시버로 전달하는 역할을 한다. 반사 잡음, 신호 손실 등이 채널에서 발생하게 되고, 이는 채널의 대역폭을 낮추는 역할을 한다. 따라서 채널의 특성은 시그널링에서 매우 중요하다. 드라이버에서 전송된 신호는 채널을 따라 전달되고 리시버에서는 이 신호를 리퍼런스(reference)와 비교하여 다시 데이터로 복원한다.칩투칩 시그널링에서 빼놓을 수 없는 것 중 하나는 바로 클로킹이다. 클로킹은 언제 드라이버가 데이터를 보내야 하고 언제 리시버가 데이터를 받아야 하는 지를 제어한다. 데이터의 전송 속도가 증가할수록 트랜시버와 채널의 구조뿐 아니라 클로킹 방식까지도 적절하게 변화해야 한다. SoP에서 사용할 수 있는 가장 대표적인 고속 클로킹(high-speed clocking) 방식 중 하나는 source synchronous clocking이다.칩투칩 시그널링 시스템 상에는 신호의 전송을 방해하는 많은 요소들이 있다. 대표적인 경우로는 칩이 동작할 때 발생하는 파워 노이즈(power noise)와 채널 상에서 발생하는 crosstalk, ISI 등의 잡음, 그리고 트랜스미터나 리시버, 리퍼런스에서 발생하는 오프셋 등으로 구분할 수 있다. 이러한 잡음은 신호의 진폭을 변화시키고 타이밍 지터(timing jitter)를 유발시켜 그림 2에서 보는 것처럼 데이터의 valid window를 감소시킨다. 그리고 각 전자기적 잡음이 시그널링 인터페이스 상의 어떤 요소에 영향을 주는가는 그림 3을 보면 쉽게 알 수 있다.파워 노이즈는 PDS(power distribution network)의 임피던스 특성에 따라 크게 4가지로 구분할 수 있다. DC 저항에 의해서 발생하는 IR-drop, 보드, 패키지 등의 인덕턴스와 온-칩 디커플링 커패시턴스(on-chip decoupling capacitance)에 의한 공명(resonance)에 의한 AC-drop, 온-칩 디커플링 커패시턴스의 ESR(Effective Series Resistance)에 의한 dynamic RC-drop, 마지막으로 온-칩 인덕턴스(on-chip inductance)에 의해 발생하는 SSN(Simultaneous Switching Noise)이다. 또한 전압 모드 시그널링에서 큰 문제가 되는 시그널 리턴 노이즈(signal return noise)도 파워 노이즈로 분류할 수 있다. 이러한 파워 노이즈는 드라이버와 리시버의 전압을 교란시켜 시그널의 지터를 유발하고, 채널 상의 신호를 왜곡 시킬 뿐만 아니라, 리시버의 전압 마진(voltage margin)에 큰 영향을 미치게 된다. 따라서 파워 노이즈는 시그널링 인터페이스를 설계할 때 가장 우선적으로 고려해야 하는 전자기적 잡음 중 하나다. 채널에서 발생하는 전자기적 잡음은 주로 채널의 트랜스미션 이펙트(transmission effect)에 의해 발생한다. 임피던스 미스매치(Impedance mismatch)에 의한 리플렉션 노이즈(reflection noise), 스킨 이펙트(skin effect)에 의한 저항과 유전체의 손실에 의해 발생하는 신호 손실(signal loss), 인접 채널과 전자기적 상호 간섭에 의해 발생하는 크로스토크 노이즈(crosstalk noise), 마지막으로 채널 상의 커패시티브 로드(capacitive load) 들에 인하여 발생하는 신호 손실이 있다.채널에서 발생한 잡음에 의한 타이밍 에러(timing error)는 일반적으로 전체 UI(Unit Interval)의 30% 이내에 들어오도록 설계를 하게 된다. 또한 채널의 타이밍 에러를 줄이기 위해서 드라이버 단이나, 리시버 단에서 채널을 보상하는 equalization 같은 특별한 회로도(circuit scheme)도 사용한다.칩투칩 인터페이스 설계칩투칩 인터페이스 설계의 성공은 전자기적 잡음의 발생과 영향을 어떻게 관리할 것인가에 달려있다. 이를 수행하기 위해서는 데이터 전송 채널과 트랜시버 설계가 동시에 진행되어야 한다. 채널 설계와 Chip I/O 설계 간의 co-work을 하기 위한 가장 효율적인 방법은 budget table을 이용한 설계이다. Performance budget table을 통하여 패키지 설계와 I/O설계 간의 트레이드 오프(trade off) 점들을 정확히 명시하는 것이 가능하고, 이를 통하여 효과적인 패키지와 I/O 간의 co-design work을 수행할 수 있다. Performance budget은 크게 timing(jitter) budget과 noise budget 두 종류로 나눌 수 있다. 따라서 시그널링 시스템을 설계할 때 이 두 가지 경우의 budget을 모두 만족 시켜야 한다. Budget table을 작성하는데 가장 기본이 되는 항목은 BER(Bit Error Rate)이다. BER은 전체 전달된 bit수에서 에러의 개수를 나타내며, 다음과 같이 표현한다. ErrorsBER = 契契契契契契契契契契 Total of BitsBER는 앞에서 언급 했듯이 인터페이스의 timing uncertainty에 의한 것과 리시버의 전압 감도(voltage sensitivity)에 의한 것으로 구분 할 수 있다. 먼저 timing uncertainty에 의한 BER는 랜덤 노이즈(random noise)에 의한 RJ(random jitter)와 전자기적 잡음에 의한 DJ(deterministic jitter)로 구분할 수 있다. RJ의 경우 지터의 분포가 내츄럴 분포를 따르게 때문에 확률적으로 데이터의 에러를 유발 시킬 수 있고, 이로 인하여 BER가 정의 된다. DJ는 크기가 결정되어 있기 때문에 무조건 1UI 보다 작아야 한다, 만일 그렇지 않으면 데이터는 항상 에러를 유발하게 된다. 이 결과로부터 우리는 timing budget을 만드는 간단한 원리와 이로부터 BER를 계산하는 방법을 만들 수 있다. 먼저, UI가 결정 되었을 때 허용되는 TJ(total jitter)는 ‘1UI-S/H (setup/hold) of receiver’ 보다 작아야 한다. S/H of receiver는 리시버가 데이터를 샘플링 할 수 있는 타이밍 윈도우로 최소 한 확보 되어야 하는 값이고 일반적으로 0.26UI 정도로 할당한다. 따라서 TJ의 최대값은 다음과 같이 정의 된다.TJmax= 1UI-0.26UI-Skew=DJ＋N*RJ여기서 RJ는 rms(root mean square)값이고, Skew는 physical mismatch에 의해 발생하는 static timing error이다. 위 식으로부터 BER는 N에 의하여 결정되고, 그림 4을 이용하여 예측할 수 있다. RJ를 무시하는 경우 DJ와 Skew, 리시버 타임 윈도우(Receiver time window) 만을 가지고도 timing budget를 맞들 수 있다. 이런 경우는 BER가 아니고 타이밍 마진을 가지고 인터페이스의 타이밍을 판단하면 된다. Timing budget은 interface clocking scheme에 따라 많이 달라진다. 그림 5에 CDR(Clock Data Recovery)를 사용하는 인터페이스에 대하여 BER가 10-12을 만족하기 위한 timing budget table이 있다. 이러한 budget table을 이용하여 각 담당 설계자들은 자기에게 할당된 budget 값을 만족시키기 위하여 노력해야 할 것이고, 또한 비용 측면에서 설계 과정에서 항상 서로 트레이드 오프가 필요하다.초고속 데이터 송수신에서는 시그널링 파워를 줄이기 위해서 낮은 시그널 스윙을 선호한다. 게다가 채널에서 발생하는 노이즈에 의하여 리시버 단에서의 스윙 폭은 더 교란이 되고, 심지어 리시버에서 데이터 패일(data fail)이 나오기도 한다. 이러한 현상은 SNR(Signal-to-Noise Ratio)을 통하여 분석할 수 있다. 따라서 시그널링 인터페이스를 설계하기 전에 noise budget을 통하여 SNR을 구하고, 이로부터 원하는 BER target에 맞는 노이즈 관리를 수행해야 한다. TN(Total Noise)는 고정 노이즈(fixed noise)와 임의 노이즈(random noise)로 분류할 수 있다. 고정 노이즈는 주로 그림 3에 도시된 electrical noise들이고, 임의 노이즈는 thermal noise, shot noise 등이다. SNR은 전체 시그널 스윙에서 고정 노이즈와 리시버 감도(receiver sensitivity)를 뺀 값과 임의 노이즈를 사용하여 다음과 같이 구할 수 있다. Signal swing-Fixed noise -Receiver sensitivity VmarginSNR= 契契契契契契契契契契契契契契契契契契契契契契?= 契契契契 Random noise σn임의 노이즈의 경우 Gaussian 분포를 가지고 있기 때문에 BER는 SNR로부터 다음과 같이 구할 수 있다. 1 -χ2 VmarginＱ(χ) 쩁 契契契契?exp 契契契契 , χ = 契契契契契? x 2π 2 ζn그림 6에 SNR에 따른 BER를 계산하여 도시하였다. 그림 6에서 보듯이 10e-12의 BER를 달성하기 위해서는 SNR이 6.5이상이 되어야 한다. 이것을 이용하여 수행한 디퍼런셜 인터페이스(differential interface)에 대한 noise budget의 예를 그림 7에 나타내었다. Noise budget table에서 total Gaussian이 열잡음(thermal noise) 같은 랜덤 잡음을 나타낸다. 채널 설계자는 crosstalk noise, reflection noise, signal loss 등의 채널 노이즈를 budget table에 따라 관리하는 설계를 수행해야 한다. 리시버 설계에 있어서는 목표 감도를 만족 시켜야 한다. 예기치 못한 상황이 발생할 때, 예를 들어 리시버 오프셋이 너무 커서 노이즈 마진이 부족할 때 신호의 swing 폭을 더 크게 하는 방법과 리시버 쪽에 offset cancellation circuit 사용 등을 설계비용과 타임투 마켓을 고려하여 각 항목간의 트레이드 오프를 해야 한다. 이러한 트레이드 오프는 설계 과정에서 지속적으로 발생할 수 있고, 이를 적절히 수행하기 위해서는 온-칩 설계 엔지니어(on-chip design engineer)와 SoP 설계 엔지니어 간의 의사 소통 통로가 항상 열려 있어야 한다.결론초고속, 고집적 SoP 설계에 있어서의 성패는 노이즈를 어떻게 관리하느냐에 달려있다. 노이즈를 발생시키는 가장 큰 이유는 SoP가 제공을 하지만, 노이즈에 영향을 받는 것은 칩 내의 회로들이다. 이상적으로는 노이즈를 적게 발생시키는 SoP를 설계하고, 노이즈 면역이 강한 회로를 설계하면 된다. 그러나, 이를 수행하기 위해서는 많은 비용이 들어가고, 제품의 타임투마켓을 놓치게 된다. 따라서, 성능은 훌륭하지만, 경쟁력 있는 상품의 개발은 불가능 하게 된다. 결론은 패키지와 I/O, 더 나아가서는 시스템과 칩의 co-design 만이 경쟁력 있는 제품을 개발하기 위한 무기가 되는 것이다. 특히, 프로젝트 리더가 지금까지 설명한 budget table을 이용한 co-design 방법을 잘 숙지하고 적절한 budgeting을 한다면 경쟁력 있는 SoP 제품의 설계를 수행할 수 있다.

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김의겸 (webmaster@techworld.co.kr)

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