고석범(seokbum.ko@usask.ca)
University of Saskatchewan Canada자료제공: 한민족 과학기술자 네트워크
2012년도 IEEE International Symposium on Electronic System Design (ISED)이 India Kolkata에서 2012년 12월 19일부터 12월 22일까지 개최되어 총 6개의 연구 분야 (track)에 따라 54편의 구두발표와 10편의 포스터 논문이 발표되었다. 참고로 이번 학회에는 총 164편의 논문이 제출되어 64편(39%; 10편의 포스터 논문 포함)의 수준 높은 논문이 채택되었다.
이번 학회에서는 4편의 Keynote 논문과, 2편의 Invited Talk, 1편의 Invited Paper, Reversible 회로 디자인 특별 세션, 아날로그/혼성 신호 시스템 설계, 디지털 시스템 디자인/검증, 임베디드 시스템 디자인, Emerging Technology와 시스템 디자인, Power Aware 시스템 디자인, 소프트웨어 시스템 및 그 응용 디자인, 유/무선 통신 시스템 세션으로 구분하여 연구 결과물들이 발표되고 논의 되었다.
이번 학회는 IEEE, IEEE Computer Society, Bengal Engineering and Science University를 중심으로 VLSI society of India, IIT Kharagpur, IIM Calcutta, ISI Calcutta, Calcutta University, and Jadavpur University와 Intel Corp 등이 주관하였으며 3명의 general co-chairs (Indranil Sen Gupta, IIT, KGP, India; Bhargab B. Bhattacharya, IST, Kolkata, India; Priyadarsan Patra, Intel USA)와 2 명의 Technical program co-chairs (Hafizur Rahaman, Bengal Engineering and Science University, India; Jimson Mathew, University of Bristol, United Kingdom)가 중심이 되어 진행되었다.
Keynote 강의 I은 Nikil Dutt (Chancellor's Professor of CS and EECS, Center for Embedded Computer Systems, University of California, Irvine, USA)교수가 "Cross-Layer Error Awareness for Embedded Systems"라는 주제로, Keynote 강의 II는 Rolf Drechsler (DFKI Bremen and University of Bremen, Germany) 교수가 "Synthesis of Reversible Circuits Using Decision Diagrams"라는 제목으로, Keynote 강의 III은 Krishnendu Chakrabarty (Duke University, USA) 교수가 "Demystifying Board-Level Test and Diagnosis"라는 주제로, Keynote 강의 IV는 Shankar P. Bhattacharyya (Robert M. Kennedy Professor of Electrical Engineering, Texas A&M University, USA) 교수가 "Linear Circuits: A Measurement Based Approach"라는 주제로 각각 최근 관련 분야 동향 및 향후 중점적으로 연구되어야 할 분야들을 자세하게 소개하여 큰 호응을 얻었다.
본 기고는 "invited paper", "reversible 회로 디자인"특별 세션,"디지털 시스템 디자인/검증" 세션에서 발표된 논문들을 위주로 정리하였다. 연구 동향 기존 컴퓨터의 크기를 최소화하는 데 가장 큰 문제는 생성되는 열을 어떻게 처리하느냐이다. 1961년에Landau는 열의 발산에 기초한 컴퓨터의 물리적 한계를 연구하였는데, 그는 계산에 필요한 거의 모든 오퍼레이션들이 가역적 (reversible)으로 실행될 수 있음을 보일 수 있었으며, 이는 곧 열을 발산하지 않고 실행될 수 있는 것을 의미한다. 어떤 장치가 가역적이기 위한 첫번째 조건은 그것의 입력과 출력이 어느 쪽에서도 서로 검색 가능해야 한다는 것이다. 이것을 "논리적 가역성"이라 한다. 논리적 가역성뿐만 아니라 디바이스가 거꾸로 실행될 수 있다면 "물리적 가역성"이라 부르고 그렇게 되면 열역학 제2법칙에 의해 열을 발산하지 않게 된다.
이러한 연구결과들은 양자컴퓨터 (quantum computer) 개발의 기초가 되었다. 이번 학회에서는 초청 논문 (단 1편만 선정함)으로 독일 Bremen 대학교 Rolf Drechsler 교수가 Decision Diagram을 이용한 reversible 회로의 synthesis 방법에 관한 전반적인 설명과 앞으로의 방향에 관해 발표하였고, 이 외에 3편의 논문으로 구성된 reversible 회로 디자인 특별 세션이 마련되었다.
두 번째 특징으로는 Network on Chip 관련 논문이 많이 발표된 점이다. 시스템온칩 (System on Chip) 기술은 전자기기와 무선통신, 인터넷, 방송 등의 기술을 포함하는 시스템을 하나의 칩으로 구현해 새로운 수요와 시장 창출을 가능하게 하였다. 네트워크온칩 기술은 차세대 SoC 플랫폼의 핵심 구성 요소로서 이번 학회에서도 많은 관심을 받았으며, 앞으로도 이러한 추세는 계속될 것으로 전망된다. 또한 유전학적 연구를 가속화하기 위한 목적으로 설계된 유리 또는 실리콘 웨이퍼인 바이오칩에 관한 결과물들도 다수 발표되었다.
각 세션별 주요 주제들을 살펴보면 다음과 같다. Analog/Mixed 신호 시스템 디자인 세션에서는 총 7편의 논문이 발표되었는데, FPGA나 ASIC으로 ADC (Analog to Digital Converter), Low Pass 필터, FIR 등을 구현한 결과물들이 토의 되었다.디지털 시스템 설계와 검증 세션에서는 총 23편의 논문으로 가장 많은 논문이 발표되었으며, 내용은, 무선통신, 저전력, Network on Chip, 멀티미디어 애플리케이션, 메모리, 덧셈기, SAR (Synthetic Aperture Radar) 이미징, 암호화 등 매우 다양한 논문들이 발표되고 토의 되었다.
임베디드 시스템 디자인 세션에서는 총 6편의 논문이 발표되었고, DSP, 3D stacked IC, 임베디드 제어 시스템, Network-on Chip, 헬스케어 관련 내용들이 논의 되었다.
Emerging 기술 및 시스템 디자인 세션에서는 총 17편의 논문이 발표되어 두 번째로 많은 논문이 발표된 세션이었으며, 디지털 Microfluidic 바이오 칩, Organic Thin Film 트랜지스터, 캐쉬 일관성 프로토콜 설계, Network on Chip에 쓸 수 있는 라우팅 구조, Multi Walled Carbon Nanotube, Quantum Computing등의 주제들이 발표되고 토의 되었다.Power aware 시스템 디자인 세션에서는 총 4편의 논문이 다양한 애플리케이션에 적용될 수 있는 저전력과 잡음제거 관련 기술들에 관해 발표되고 논의 되었다.
소프트웨어 시스템과 애플리케이션 디자인 세션에서는 5편의 논문이 헬스케어, IPSec, GIS (Geographic Information System), 이미지 압축 관련 주제들이 발표되고 토의 되었다. 발표 내용 1. Invited Paper Synthesis of Reversible Circuits Using Decision Diagrams,Rolf Drechsler*† Robert Wille**Institute of Computer Science, University of Bremen, 28359 Bremen, Germany†Cyber-Physical Systems, DFKI GmbH, 28359 Bremen, GermanyEmail:{drechsle,rwille}@informatik.unibremen.de Quantum 계산이나 저전력 설계와 같이 최근 각광 받고 있는 애플리케이션 덕택에, reversible 회로의 synthesis가 많은 주목을 받고 있다. 그러나, 많은 일반적인 synthesis 방법들이 truth table과 같은 예에서 볼 수 있듯이 확장성에 문제가 있어 한계를 보여주고 있다.
이 논문에서는 이에 대한 대안으로 reduction 방법, decomposition 규칙, 혹은 ordering 제한 등에 있어 다양한 방법을 제공하는 decision diagram (DD)에 기초한 그래프 (graph) 방식을 제안하였다.
기존의 DD에 기초한 방법들에 비하여, decomposition 시 positive/negative Davio 방식을 고려하여 reversible 회로의 크기를 줄였고 (라인 숫자(22%), 게이트 숫자(22%), quantum cost (32%)); M. Soeken, R. Wille, and R. Drechsler, "Hierarchical synthesis of reversible circuits using positive and negative davio decomposition," in Int'l Design and Test Workshop, 2010, pp. 143-148.), DD 크기를 줄이기 위하여 complement edges (라인 숫자(27%), 게이트 숫자 (29%), quantum cost (27%),R. Wille and R. Drechsler, "Effect of BDD optimization on synthesis of reversible and quantum logic," Electr. Notes Theor. Comput. Sci., vol. 253, no. 6, pp. 57?70, 2010.)를 적용하였다.
앞으로의 연구 방향으로는 전체 sub-tree들을 고려, DD의 비용 함수를 조정, 그래프 구조의 확대, 최종 회로 라인 수의 감소, 다른 DD 방법의 고려 등을 제시하였다. 2. Special Session: Reversible Circuit Design Cleaning Up: Garbage-free Reversible Circuits by Design Languages,Michael Kirkedal Thomsen, Holger Bock Axelsen, Robert GluckDIKU, Department of Computer Science, University of Copenhagen, 2100 Copenhagen, Denmarkshapper@diku.dk 에너지 소비는 현재는 물론이고 미래에도 로직 회로에서 매우 중요한 요소이다. Landauer의 원리를 적용하고, 에너지 소비로부터 계산 단계들을 분리하려면, garbage-free 해결책을 찾아야 하는데, 이 논문에서는 garbage-free reversible 로직 회로를 어떻게 쉽고 간편하게 묘사하고 구현하는 가를 설명하였다.
제안한 설계 언어를 이용하여 reversible 로직 회로를 묘사하면, 제안된 설계 flow가 high level에서 로직 레벨로 변환될 때 garbage가 더해지지 않도록 보장해준다고 보고하고 있다. 이 논문에서는 제안된 언어를 이용하여 reversible 이진 덧셈기를 구현하였다. 물론 이러한 과정이 전적으로 garbage-free한 설계를 보장하진 못하므로 추가적인 garbage wire가 발생하지 않도록 설계자가 따로 작업을 하여야 할 것으로 보인다. Synthesis of Toffoli Networks: Status and Challenges,Gerhard W. DueckFaculty of Computer ScienceUniversity of New BrunswickFredericton, New Brunswick, E3B 5A3, CanadaEmail: gdueck@unb.ca Reversible 회로의 기본 블럭으로 multiple-control Toffoli (MCT) 게이트를 선택하여, reversible 로직 synthesis의 현재 동향에 관해 기술한 논문이다. Reversible 로직과 irreversible 로직에서 사용되는 synthesis가 서로 다르지만, 그중 일부는 MCT네트워크에 적용될 수 있음을 exclusive-sum of products (ESOP)와 binary decision diagram (BDD) 예를 통해 논의하였고, 2-phase synthesis가 독립적으로 수행될 수 있으므로 보다 효율적인 방법이라는 결론을 도출하였다. 마지막으로 synthesis 절차들이 디자인 flow에 결합되는 것이 매우 중요하다는 결론을 소개하였다. Recent Developments on Mapping Reversible Circuits to Quantum Gate Libraries,D. Michael Miller and Zahra SasanianDepartment of Computer ScienceUniversity of Victoria, BC, CanadaEmail: mmiller,sasanian@uvic.ca 이 논문은 기본적인 quantum 게이트들에 reversible 회로들을 매핑하는 방법들의 최근 동향에 관해 기술하였는데, 그 중 초기단계의 reversible 회로와 최종 quantum 회로의 최적화를 중점적으로 논의하였다. Quantum 레벨에서, single mixed-polarity multiple-control Taffoli 게이트 수를 줄이는 향상된 구현 방법과 Taffoli 게이트 주변에서의 quantum 게이트 최적화 기법을 소개하고, REVLIB (www.revlib.org) 벤치마크 회로를 통하여 우수성을 증명하였다. 3. Digital System Design and Validation Systolic Variable Length Architecture for Discrete Fourier Transform in Long Term Evolution,C.V. Niras, Vinu ThomasDepartment of Electronics and Communication EngineeringGovt. Model Engineering CollegeThrikkakara, Kochi 682 021, IndiaEmail: cvniras@gmail.com, vt@mec.ac.in Long Term Evolution (LTE) 표준화에 정의된 SC-FDMA (Single Carrier-Frequency Division Multiple Access) 시스템에 필요한 2M*3P*5Q-point DFT (Discrete Fourier Transform)의 효율적인 구현 방법에 관한 논문이다. Systolic 구조를 사용하고, 관련 계산을 2,3,4,5 factor로 나누어 Cooley-Turkey 알고리즘의 반복적인 invocation을 이용하여 구현하였으며, 각각의 Cooley-Turkey 반복 내의 DFT는 Winograd Fourier Transform Algorithm (WFTA)를 이용하여 구현하였다. 제안된 구조는 Xilinx사에서 제공하고 있는 IP (Intellectual Property; LogiCORE DFT core)보다 속도와 전력 소비에서 성능이 크게 향상 되었음을 보였다. High Speed Generic Network Interface for Network on Chip using Ping Pong Buffers,K. Swaminathan1, 2, G. Lakshminarayanan2, Seok-Bum Ko11Department of Electrical and Computer Engineering, University of Saskatchewan, Canada2Department of ECE, National Institute of Technology, Tiruchirapalli, IndiaEmail:{swami.nitt@gmail.com,laksh@nitt.edu, seokbum.ko@usask.ca} Network on Chip (NoC) 라우터에서 Network Interface (NI)를 이용하여 서로 다른 Intellectual Property (IP) 코어들을 연결하는 것은 비동기적 특성과 다양한 데이터 사이즈 때문에 통상적으로 매우 어려운 일로 간주된다. 이 논문에서는 Ping Pong 버퍼를 이용하여 라우터와 프로세싱 코어간의 성능을 크게 향상 시킨 고속의 NI를 제안하고 있다. PERL (Practical Extraction and Report Language)과 HDL (Hardware Description Language)을 이용하여 제안된 NI를 Altera FPGA에 구현하였고 기존의 비동기식 FIFO 기반의 NI들과 다른 인코딩 방법들을 이용하여 성능을 분석하고, 최적의 비동기식 FIFO 크기를 제시하였다. Systolic FIR Filter Design with Various Parallel Prefix Adders in FPGA: Performance Analysis,R. Uma and J. PonnianDepartment of CSE, Pondicherry University, Pondicherry, IndiaDepartment of Electrical and Electronics, Infrastructure University KualalumpurKajang, MalaysiaEmail: uma.ramadass1@gmail.com, jebashini@kliuc.edu.my FIR 필터는 FPGA에 구현되는 가장 일반적인 DSP 함수 중의 하나이다. Systolic 설계는 구조 자체의 단순성, 규칙성, 모듈화 등의 특성 때문에 계산량이 많은 DSP 애플리케이션의 효율적인 ASIC/FPGA 구현에 매우 적합하다. Systolic FIR 필터의 가장 핵심적인 구성 요소는 덧셈기, 곱셈기, 그리고 delay elements인데, 그 중 덧셈기가 VLSI 구현에 있어서 가장 중요하므로 세심한 최적화가 요구된다.
이 논문은 새로운 구조의 parallel prefix 덧셈기를 소개하고 이를 기존의 덧셈기들과 속도와 면적을 비교하였다. 새로운 덧셈기는 기존의 Ladner Fischer 덧셈기와 Han Carlson 덧셈기를 결합함으로써 depth를 최소화하고 게이트 수를 줄일 수 있음을 나타내었다.
Comparison of FFT/IFFT Designs Utilizing Different Low Power Techniques,K. Chong1, J. Chang1, I. Ebong2, Y. Yilmaz2, and P. Mazumder21School of Electrical and Electronic Enginee ringNanyang Technological University, Singapore 6397982Electrical Engineering and Computer ScienceUniversity of Michigan, Ann Arbor, USAEmail: kschong@ntu.edu.sg, mazum@eecs.umich.edu OFDM, 레이다, 무선 센서 네트워크, WiMAX등과 같은 여러 애플리케이션에서 주파수 분석을 위해 사용되는 FFT의 저전력 구현 방법을 논의한 논문이다. 이를 위해 synchronous super-threshold, synchronous subthreshold, asynchronous 설계 기법들에 대해 128-point FFT를 이용하여 고찰 하였다. Synchronous super-threshold 기법은 회로에 제공하는 전력을 threshold 전압보다 높게 함으로써, 트랜지스터들이 triode 혹은 saturation 영역으로 bias하게 하며, 전압을 threshold 전압 밑으로 감소시키는 방법이 synchronous subthreshold이다. 관련된 모든 클럭을 없앰으로써 전력을 낮추는 방법이 asynchronous이다. 구현한 세 가지 방법 중 synchronous subthreshold 기법이 가장 낮은 수준의 전력을 소비함을 밝혔다. Leakage 에너지와 속도 저하에 관한 추후 연구가 진행되면 좋을 것으로 판단된다. Performance Analysis of Offloading IPsec processing to Hardware Based Accelerators,H. Agrawal, Y. Dutta, S. MalikNetwork Processor DivisionFreescale Semiconductor IncPlot-18, Sector - 16A, Noida, UP-201301, IndiaEmail:Hemant@freescale.com,Yashpal.dutta@freescale.com,Sandeep.malik@freescale.com IP 네트워크 상에서 데이타 보안의 필요성이 날로 증가하고 있는 요즘 여러 해결책 중 하나로 IPSec이 cipher와 authentication을 포함하는 보안 프로토콜을 제공하고 있다. 이 프로토콜에 이용되는 알고리즘이 매우 CPU-intensive해서 대부분의 네트워크 장비 업체들은 CPU로부터 IPSec 처리를 분리 시키기 위하여 SoC (System on Chip)에 암호 가속기 (cryptographic accelerator)를 결합시키고 있다.
이 논문은 다양한 하드웨어 offload 기법들을 분석하였는데, Protocol aware 하드웨어 가속기가 소프트웨어 기반 가속기나, protocol unaware 하드웨어 가속기에 비해 우수함을 패킷 크기를 늘려가며 보여주었다. Energy Aware Spectrum Decision Framework for Cognitive Radio Networks,Vishram Mishra, Lau Chiew Tong, Syin Chan and Ashish Kumar*School of Computer EngineeringNanyang Technological University, Singapore 639798Email: vishram1, asctlau, asschan@ntu.edu.sg*Cochin University of Science and Technology, IndiaEmail: hi.ashish.kr@gmail.com 최근 들어 기하급수적으로 증가하는 방송 및 통신 시스템으로 인해 무선 주파수 자원의 고갈 문제가 심각하게 대두되고 있다. 더욱이 현재의 주파수 분배 상황을 살펴보았을 때 거의 모든 주파수 대역이 고정 할당되어 있고, 특히 우수한 통신 환경을 제공할 수 있는 낮은 주파수 대역에는 여분의 주파수가 거의 없는 상태이다. 이와 같은 주파수 고갈 문제의 해결을 위해 유휴 주파수를 사용하는 인지 라디오 (Cognitive Radio; CR) 기술이 많은 관심을 받고 있다. 인지 라디오에서 핵심 기술은 최적의 채널을 선택하는 것이다.
이 논문에서는 인지라디오 네트워크를 위한 energy aware spectrum decision framework for cognitive radio network (ESDF-CR)를 제안하여, 전송을 위하여 저전력을 필요로하는 채널들을 선택할 수 있도록 하였다. 제안된 기법과 임의 채널 선택 방법과 비교하여 그 우수성을 나타내었다. Design of Hardware for Deterministic Nagel-Schreckenberg Traffic Model,Raju Hazari Kamalika Bhattacharjee Sukanta DasDepartment of Information TechnologyBengal Engineering and Science University, ShibpurWest Bengal, India Email: sukanta@it.becs.ac.in 도로 교통관련 정보를 위한 시뮬레이션 모델로 가장 많이 사용되고 있는 Nagel-Schreckenberg (NS) 모델을 하드웨어 (Xilinx Spartan3 FPGA)로 구현한 논문이다. 기존의 소프트웨어 모델들에 비해 시뮬레이션 시간을 대폭 줄일 수 있기 때문에, 트래픽 관련 연구자들이 교통의 흐름에 관한 연구를 훨씬 효과적으로 할 수 있다고 보고하고 있다. Design of Fault Tolerant Reversible Arithmetic Logic Unit in QCA,Bibhash Sen, Manojit Dutta, Debajyoty Banik, Dipak K Singh, and Biplab K Sikdar*Department of Computer Science and EngineeringNational Institute of Technology, Durgapur, West Bengal, India 713209*Department of Computer Science and TechnologyBengal Engineering and Science University, Shibpur,West Bengal, India 711103West Bengal, India Email: bibhash.sen@cse.nitdgp.ac.in, {nitdmono, debajyoty.banik, dipaknitdgp20}@gmail.com, biplab@cs.becs.ac.in Quantum-dot Cellular Automata (QCA)에서, reversible ALU (Arithmetic Logic Unit)를 어떻게 설계할 것인가에 관한 논문이다. 대부분의 연산기들이 데이터의 parity를 고려하지 않는 점에 착안하여, Fault-tolerant 기능을 추가할 목적으로 두 가지 방법을 새로 제안하여 parity 를 추가하였다. 첫 번째 방법은 Fredkin 게이트 하나와 두 개의 Double-Feynman 게이트를 이용하였고, 두 번째 방법은 이 논문에서 새로 제안한 RQCA-I 게이트를 이용하였으며, 두 방법 모두 기존의 방법에 비해 성능이 향상 되었음을 나타내었다.
(기존에 없던 것을 사용하여 성능이 향상되었는데, 불가피한 단점에 대해서 comment를 부탁 한다: 이 논문은 기존의 fault-tolerant기능을 가진 방법들 (4 references)과 비교하여 성능 향상을 보였다. Fault-tolerant 기능을 새로 추가하면, 면적/속도가 늘어나는데, 이것을 말하는 것인지 아니면, 다른 불가피한 단점을 의미하는 것인지 의견을 바란다.)필자가 질문한 부분이 그 부분이다. Parity를 추가하게 되면 reliability 측면에서 향상을 가져오겠지만, 그만큼 늘어나는 로직 게이트 수나 처리 속도, 지연 시간 등이 증가하여 면적/스피드 면에서는 손해를 볼 것 같은데, 기존의 방법에 비해 성능이 향상되었다고 한 것은 기존의 다른 fault-tolerant 방법들에 비해서 향상된 것인지, parity 추가 전에 비해서 어떻게든 성능 향상이 있다고 말씀하신 것인지 궁금 하다. FPGA based efficient fast FIR algorithm for higher order digital FIR filter, J. Selvakumar, S. Narendran, and Vidhyacharan BhaskarDepartment of ECE,SRM University, Kattankulathur 603 203 Email: {selva2802, sridhar.naren, vcharan}@gmail.com 새로운 FFA (Fast FIR (Finite Impulse Response) Algorithm)설계에 관한 논문이며, filter tap을 2나 혹은 3의 배수로 제한함으로써 하드웨어 비용을 낮추는 방법을 제안하고 있다. 알고리즘 내의 even symmetric coefficient들의 특징들을 추출하여 곱셈기를 덧셈기로 대체함으로써 면적을 줄일 수 있음을 보였다. 덧셈기는 곱셈기보다 자원을 적게 이용할 뿐만 아니라, FIR 필터의 length가 늘어나도 증가하지 않는 장점이 있으므로 성능 향상을 이룰 수 있었다고 보고 하고 있다. Dynamic sharing of on-chip scratchpad memory on embedded platforms, Sandip Ghosh, Prokash Ghosh and Sourav RoyFreescale Semiconductor India Pvt LtdEmail: {sandip.ghosh, prokash.ghosh, sourav .roy}@freescale.com 점점 많은 기능들이 SoC (system-on-chip)에 집적되고 있는 현상이 계속되면서, on-chip 으로 구현하는 주변기기의 숫자가 급격히 증가하고 있다. 이러한 대부분의 on-chip 주변기기들은 데이터의 임시 저장용으로 내부 scratchpad 메모리를 사용한다. 따라서, die 에 분포되어 있는 이러한 많은 숫자의 scratchpad 메모리들 때문에 생기는 면적과 전력 소비 문제가 매우 중요한 이슈로 대두되고 있다.
이 논문에서는 SoC구조에서 필요에 의해 다른 주변기기들이 사용할 수 있는 centralized scratchpad 메모리 구조를 소개하였다. 임베디드 플랫폼에서는 모든 주변기기들이 동시에 요청되는 경우가 없기 때문에, 제안된 공유에 기반한 구조에서의 메모리 면적은 매우 감소하게된다. 각각의 주변기기는 읽고 쓰기 위해 메모리 할당을 요구해야하고, 메모리를 다 쓰고 나면, 그 메모리를 내놓는 것을 기본으로 하는 구조이다. 줄어든 메모리 크기 때문에 면적, 전력소비, 테스트 시간이 크게 향상되었다고 보고 하고 있다. 전문가 및 연구 그룹 본 학회와 관련된 전문가 및 연구 그룹은 주로 대학에 분포되어 있다. 아래에 현재 활발히 활동 중인 관련 연구자와 각각의 소속기관, e-mail 혹은 URL을 명시하였다.
•Sachin PatkarDepartment of Electrical EngineeringIndian Institute of Technology, Bombay, IndiaEmail: patkar@ee.iitb.ac.in
•Mousumin SahaDepartment of Computer ApplicationsNational Institute of TechnologyDurgapur, West Bengal, India 713209Email: msaha@gmail.com
•Wai-Chi FangDepartment of Electronics Engineering and Institute of Electronics, National Chiao Tung University, Hsinchu, Taiwan, R.O.CEmail: wfang@mail.nctu.edu.tw
•D Ingo Rust and Tobias G. NollChair of Electrical Engineering and Computer Systems, RWTH Aachen University, GermanyEmail: rust@eecs.rwth-aachen.de
•Wen-Ching LinDepartment of Electrical Engineering, National Cheng Kung UniversityTaiwanshiehm@mail.ncku.edu.tw
•J. P. TeixeiraINESC-ID, Lisboa, Portugalisabel.teixeira@ist.utl.pt
•Heinz KoepplSchool of Communication and Computer SciencesEcole Polytechnique Federale de Lausanne (EPFL)Station 14, 1015 Lausanne, SwitzerlandEmail: heinz.koeppl@epfl.ch
•Gianluca SettiDepartment of Engineering (ENDIF)University of FerraraVia Saragat, 1, 44100 Ferrara, ItalyEmail: gianluca.setti@unife.it
•Douglas Densmore Department of Electrical Engineering and Computer Sciences University of California, Berkeley, Berkeley, CA 94720-1770 densmore@eecs.berkeley.edu
•J. Christopher Anderson Department of Bioengineering University of California, Berkeley, Berkeley, CA 94720 jcanderson@berkeley.edu
•Giovanni Russo and Mario di BernardoDepartment of Systems and Computer ScienceUniversity of Naples Federico IIEmail: {giovann1.russo2, Mario.dibernardo}@unina.it
•Y.S. NegiIndian Institute of Technology Roorkee-247667, INDIAEmail: ynegifpt@iitr.ernet.in
•Takashi TokudaGraduate School of Materials ScienceNara Institute of Science and Technology (NAIST)tokuda@ms.naist.jp
•Yuan-Ching KuoGraduate School of Engineering Science and Technology,National Yunlin University of Science & Technology123, Sec. 3 University Rd., Touliu, Yunlin, Taiwankuo@mail.wfc.edu.tw
•Sourav RoyFreescale Semiconductor India Pvt LtdEmail: sourav.roy@greescale.com
•Chip-Hong ChangCentre for High Performance Embedded Systems and Centre for Integrated Circuits and Systems,Nanyang Technological University, Singaporeechchang@ntu.edu.sg
•B. SikdarDepartment of Computer Science and TechnologyBengal Engineering and Science UniversityIndia 711103Email: biplab@cs.becs.ac.in
•Wojciech MalyCarnegie Mellon University, Pittsburgh, USAPramod Kumar MeherCommunication Systems Department, Institute for Infocomm Research,Agency for Science, Technology and Research (A*STAR), Singapore
•K. WahidDepartment of Electrical and Computer EngineeringUniversity of Saskatchewan, Saskatoon, Saskatchewan, Canada, S7N5A9Email: khan.wahid@usask.ca
•Santanu ChattopadhyayElectronics and Electrical Communication Engineering,Indian Institute of Technology, Kharagpur, West Bengal, IndiaEmail: santanu@ece.iitkgp.ernet.in
•J. MathewDepartment of Computer Science, University of Bristol, BS8 1UB, UKEmail: jimson@cs.bris.ac.uk
•Daniel GrobeInstitute of Computer Science, University of Bremen, 28359 Bremen, GermanyEmail: grosse@informatic.uni-bremen.de
•S. DasguptaMicroelectronics & VLSI GroupElectronics and Computer Engineering Department, Indian Institute of Technology Roorkee, Roorkee, IndiaEmail: sudebfec@iitr.ernet.in
•P. MannaUniversity of CalcuttaEmail: papaya.manna@gmail.com 결론 2012년 IEEE International Symposium on Electronic System Design (ISED)이 India Kolkata에서 2012년 12월 19일부터 12월 22일까지 개최되어 총 6개의 연구 분야에 따라 54편의 구두발표와 10편의 포스터 논문이 발표되었다. 참고로 이번 학회에는 총 164편의 논문이 제출되어 64편 (39%; 10편의 포스터 논문 포함)의 수준 높은 논문이 채택되었다.
이번 학회에서는 4편의 keynote 논문과, 2편의 invited talk, 1편의 invited paper, reversible 회로 디자인 특별 세션, 아날로그/mixed 신호 시스템 설계, 디지털 시스템 디자인/검증, 임베디드 시스템 디자인, Emerging Technology와 시스템 디자인, power aware 시스템 디자인, 소프트웨어 시스템 및 그 응용 디자인, 유/무선 통신 시스템 세션으로 구분하여 연구 결과물들이 발표되고 논의되었으며, 본 기고는 "invited paper", "reversible 회로 디자인"특별 세션,"디지털 시스템 디자인/검증" 세션에서 발표된 논문들을 위주로 정리한 것이다.
IEEE 주관으로 개최된 본 학회의 가장 두드러진 특징으로는 reversible 회로에 관한 연구가 매우 활발하게 진행되고 있다는 점이며 이는 단 한편만 선정한 이번 학회의 초청 논문과 관련 특별 세션이 만들어 진 것으로 확인되었다. 그 외에 Network on Chip과 Biochip등에 관한 연구 또한 많은 연구자들의 관심을 끌고 있으며, Electronics 디자인 분야에서 이러한 추세는 당분간 지속될 것으로 판단된다.
끝으로, 내년 IEEE International Symposium on Electronic System Design (ISED)은 싱가포르의 Nanyang Technological University에서 2013년 12월 10일부터 12월 12일까지 열리며, 웹사이트 (http://ised.seedsnet.org/)를 참고하여 Electronic system design 분야에 종사하고 있는 대한민국 연구자들의 많은 관심과 투고가 있기를 바란다.
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