래티스반도체

래티스반도체(www.latticesemi.com)는 최대 3.4Gbps의 시리얼 인터페이스를 지원하는 FPGA 제품군 LatticeSC 및 저가의 제품군인 LatticeECP2를 동시에 출시했다. 두 제품군은 모두 후지쯔의 90nm CMOS 공정에서 제조된다.LatticeSC는 데이터 전송 속도가 600Mbps∼3.4Gbps의 SERDES 회로와 스트럭처드 ASIC(Structured ASIC) 블록을 집적한 고성능 FPGA 제품군으로서, SERDES 회로의 채널 수는 4채널에서 최대 32채널까지 제공된다.SERDES 회로의 신호 품질에 대해서는 기판 재료에 FR4을 사용한 일반적인 백플레인 상에서 비트 에러율을 10-12∼10-13으로 억제하면서 150cm을 넘는 거리를 전송할 수 있다고 한다. 또 소비 전력은 3.125Gbps 동작시 1채널 당 표준 100mW로 작다.래티스반도체는 동종 업체와 달리 스트럭처드 ASIC 블록을 옵션으로 집적할 수 있게 했다. 이것은 반도체 제조공정 내에서 배선 공정만을 커스터마이즈하여 희망하는 회로를 실현하는 블록이다. 래티스는 MACO (Masked Array for Cost Optimization)라고 하는 스트럭처드 ASIC 블록을 최대 12개까지 내장시켰다. 각각의 MACO 블록은 약 50,000개의 ASIC 게이트로 이루어져 있다. 예컨대 MACO 블록에는 PCI Express의 MAC(Media Access Conter) 기능이나 DDR SDRAM 컨트롤러 등의 하드 매크로를 내장할 수 있다.래티스반도체의 발표에 의하면, 같은 기능을 FPGA 유저 로직으로 실현하는 방법에 비해 동작 주파수를 2배로 높이면서 소비전력은 1/2로 낮출 수 있다. 또한 회로 면적은 1/10에 불과하다고 한다. 래티스반도체는 MACO 블록을 내장한 제품을 LatticeSC-M으로 명명했다.LatticeSC는 15,200∼115,200개의 4입력 LUT(look-up table), 56∼424개의 18Kb 메모리 블록, 8개의 아날로그 PLL, 12개의 디지털 PLL(DLL) 등을 내장하고 있다. 고속 시리얼 트랜시버는 PCI Express나 기가비트 이더넷, 시리얼 RapidIO 등의 규격을 지원한다. 또한 프로토콜 처리를 위한 회로를 내장했다.LatticeSC의 가격은 16채널의 SERDES 회로와 25,400개의 LUT를 집적한 LFSC25가 49달러이다(2007년 시점으로 2만5,000개 구입시). LFSC25에 스트럭처드 ASIC 블록을 추가한 LFSC-M25의 가격은 59달러이다. 2006년 3월까지 일부 제품의 샘플 출시가 시작된다. 양산은 4∼6월 예정이다.한편, 저가 FPGA 제품군인 LatticeECP2는 0.13μm 기술을 사용하는 기존 저가 제품 LatticeECP에 비해 가격을 1/2로 줄여 1,000개 LUT 당 가격이 0.5달러 이하이다.LatticeECP2는 6,000∼68,000개의 4입력 LUT, 3∼56개의 8Kb 메모리 블록, 3∼22개의 DSP 블록 등을 포함하고 있다. 하나의 DSP 블록은 36×36비트의 승산기/적산기로 구성된다. 이 승산기는 4개의 18×18비트 승산기나 8개의 9×9비트 승산기로도 이용할 수 있다.LUT 수가 48,000개인 ECP2-50의 샘플 출시는 올 1사분기 중에 시작될 예정이다. 공급가는 23.95달러(2007년에 10만개 구입했을 때의 단가).
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