2D도 3D도 아닌 2.5D? 반도체 패키지 플랫폼 본격 해부

[테크월드뉴스=박예송 기자] 현재 반도체 패키징은 보호와 작동의 개념을 넘어 여러 반도체 칩을 하나의 칩셋으로 묶고 칩 다이(Die) 간의 연결성을 향상시켜 칩 자체의 성능을 업그레이드하는 것을 목적으로 하고 있다. 특히 패키징을 위한 플랫폼이 더 효율적인 성능을 위해 여러 모습으로 변화하고 있다.

▶수평 반 수직 반 2.5D

패키지 플랫폼은 반도체 적층 방식에 따라 2D와 3D가 구분된다. 2D는 두 개 이상의 반도체 칩이 수평으로 놓여 있는 방식이다. 기존의 MCM(Multi Chip Module) 방식이 2D패키징이라고 볼 수 있다.

이에 반해 3D는 두 개 이상의 칩이 서로 수직으로 붙어있는 상태다. 수직으로 위와 아래 칩이 실리콘관통전극(TSV)을 통해 연결돼 적층 방향이나 TSV 형성 방법에 의해 구조가 크게 변한다. 수직으로 칩이 이어 붙을 때 훨씬 고성능으로 작동한다. 대표적인 3D패키징 방식으로는 인텔의 포베로스, TSMC의 SoIC, 삼성전자의 X-큐브 등이 있다.

그러나 최근에는 2D도 3D도 아닌 2.5D패키징 기술이 각광받고 있다. 2.5D패키징은 여러 개의 반도체 칩을 수평으로 붙여 단일 패키지에 통합하는 패키징 기술이다. 2.5D패키징이 3D패키징과 다른 점은 각각의 칩을 특별한 기판인 인터포저(Interposer) 위에 배치한다는 점이다.

▶기판과 칩 사이의 인터포저

2.5D패키징은 기판과 반도체 칩 사이에 한 층이 더 있다. 바로 실리콘 인터포저다. 인터포저는 반도체 칩과 기판을 전기적으로 연결하기 위한 층이다. 일반적으로 다이들은 인터포저 위에 놓여 인터포저의 다양한 연결 포트에 연결된다. 이를 통해 다이들 간의 데이터 및 신호 전달이 이뤄진다. 다이들은 수평으로 배치되어 직접적으로 서로 연결되는 것은 아니지만 인터포저를 통해 상호작용하고 통신할 수 있다.

인터포저는 고성능 기판이다. 서로 다른 칩을 수도 없이 많은 통로로 이어주기 때문에 인터포저 위에 수평으로 놓인 칩들은 고성능을 낼 수 있다. 마치 칩이 수직으로 붙은 것처럼 고속으로 작동한다. 기판과 칩 사이에 인터포저라는 한 층이 더 있고 방식은 2D지만 성능은 3D라는 점에서 2.5D라 일컫는다. 대표적인 2.5D 패키징 방식으로는 TSMC의 CoWos-S, 삼성전자의 I-Cube S 등이 있다.

▶대세는 2.5D패키징

최근 인터포저가 주목받는 이유는 고밀도로 집적된 HBM 때문이다. HBM은 패키지가 다 완료된 제품이 아닌 반 패키지 제품이다. 시스템 업체에 HBM을 보내면 시스템 업체가 인터포저를 사용해 로직칩 옆에 HBM을 나란히 붙인 2.5D 패키지를 만든다.

HBM을 외부와 연결하는 핀은 일반적인 범프보다 크기가 작은 20마이크로미터 크기의 마이크로 범프로 만들어진다. HBM 1개당 마이크로 범프의 수는 보통 5천 개 수준이다. 로직 칩도 2만 개 정도의 마이크로 범프를 가진다. HBM이 4개가 사용된다면 패키지 내 마이크로 범프의 수는 4만 개 정도가 된다. 4만 개의 마이크로 범프를 기판에 바로 붙이려면 그 정도 크기와 숫자의 패드를 기판으로 만들어야 한다. 하지만 일반적인 기판 제조 공정에서는 쉽지 않은 일이다.

대부분의 마이크로 범프는 로직칩과 HBM이 상호 통신하는데 사용된다. 따라서 HBM과 로직칩에 대응할 수 있는 금속배선을 인터포저에 만들고 인터포저는 TSV로 기판에 직접 연결된다. 로직칩에서 나갈 일부 신호를 인터포저와 연결된 TSV 배선을 통해 기판으로 보내면 인터포저와 기판 사이를 연결할 범프 수는 많지 않다.

2.5D패키징은 3D패키징이 가진 발열 문제에서도 비교적 자유롭다. 2.5D패키징은 전력 통제를 원활하게 해 반도체 발열의 효과적 통제가 가능하다. 반도체는 회로 간 간격이 현저히 좁아지면서 누설 전류 문제가 있다. 이런 최선단 공정의 칩을 인터포저에 연결하게 되면 좁은 선폭의 능동 소자에서 흐르는 전류를 비교적 넓은 선폭의 고대역 회로로 분산해 집적 회로가 전류를 통제하는 부담을 줄여준다.

▶계속되는 패키지 플랫폼의 진화

그 외에도 2.3D 2.1D, 3.5D 등 다양한 패키지 플랫폼이 있다. 2.3D패키징은 2.5D에서 실리콘 비아를 제거한 기술로 칩과 칩 간의 연결을 더 원활하게 하기 위해서 RDL(Redistributed Layer)이라고 하는 아주 미세한 패턴을 유리기판(Organic substrate)에 구현하는 방법이다. 실리콘 인터포저가 가진 사이즈의 한계를 극복할 수 있다. 대표적인 2.3D 패키징 기술로는 TSMC의 CoWos-R, 삼성전자 C-Cube R 등이 있다.

2.1D패키징은 인터포저 자체를 제거하고 실리콘 브릿지를 재배선(RDL) 공정이 완료된 기판에 심어 기판 위의 메인 칩들을 연결하는 방법이다. 패키징 하나에 들어가는 HBM 수가 늘어날수록 인터포저의 사이즈가 커지면서 원가 부담 문제가 생기는데 2.1D를 활용하면 더 많은 HBM을 탑재해도 생산 효율성이 떨어지지 않는다.

삼성전기 김용훈 그룹장은 KPCA Show 2023에서 향후 HBM 탑재 수가 10~12로 늘어나게 되면 2.5D패키징의 한계가 나타날 것이라며 차세대 기술로 2.1D 패키징에 주목하기도 했다. 인텔의 EMIB가 2.1D패키징의 대표적인 예다.

3.5D패키징 기술은 웨이퍼 면적을 작게 차지하는 3D 패키징의 강점과 반도체 두께를 얇게 만들 수 있는 2.5D패키징의 강점을 함께 구현하는 기술이다. 삼성전자는 차세대 기술인 3.5D패키징을 준비 중이라고 말한 바 있어 앞으로의 패키지 플랫폼 기술 개발은 더 활발해질 것으로 전망된다.