[한장TECH] 반도체 미세화 공정의 끝은 어디일까?

[테크월드뉴스=박규찬 기자] 반도체 미세화 공정의 한계에 대한 논란이 계속 이어지고 있다. 미세화란 나노미터(nm) 단위로 반도체 칩 회로 선폭을 줄여 공정을 미세화하는 작업으로 반도체 크기를 줄일수록 같은 면적에 고용량, 고성능, 고효율의 제품을 만들 수 있다. 이런 기술을 바탕으로 현재 삼성전자, TSMC 등이 3나노 양산에 들어갔으며 2025년에는 2나노 양산에 돌입한다는 계획이다.

▶치열한 반도체 미세화 경쟁
현재 반도체 미세화 경쟁에 있어 가장 치열한 곳은 삼성전자와 대만의 TSMC다. 인텔도 최근 파운드리 사업 재개를 발표하며 시장에 들어왔지만 기술, 양산 능력 모두 아직 이들을 따라오기에는 역부족이란 의견이 지배적이다.

삼성전자는 앞서 2022년 삼성전자가 2027년 1.4나노 양산을 발표한데 이어 한 달도 안된 시점에 TSMC가 1나노 반도체 생산라인에 투자한다고 발표했다. 이는 지난해 상반기 삼성전자가 세계 최초로 3나노 반도체를 양산한 데에 따른 것으로 미세화 경쟁에서 서로 질 수 없다는 의미로 풀이된다.

특히 삼성전자는 지난해 반도체를 구성하는 트랜지스터에서 전류가 흐르는 채널 4개면을 게이트가 둘러싸는 형태인 차세대 GAA 기술을 세계 최초로 적용했다.

채널의 3개면을 감싸는 기존 핀펫 구조와 비교했을 때 GAA 기술은 게이트의 면적이 넓어지며 공정 미세화에 따른 트랜지스터 성능 저하를 극복하고 데이터 처리 속도와 전력효율을 높이는 차세대 반도체 핵심기술로 손꼽힌다. 현재 삼성전자의 4나노와 TSMC의 3나노는 핀펫 구조를 적용 중이다.

현재 삼성전자의 4나노 제품은 삼성 갤럭시 스마폰에 탑재되고 있으며 TSMC의 5나노 제품은 애플의 아이폰, 맥북에 탑재되고 있다.

▶반도체 미세화 공정의 한계는?
미세화가 어려운 이유는 트랜지스터 간 간섭 때문이며 미세화가 올라갈수록 트랜지스터 간 서로 간격이 좁아지기 때문에 전류 누설 등 간섭에 의한 불량이 많아지기 때문이다. 아울러 미세화 진행시 발생하는 미세 파티클의 영향으로 인해 공정 과정에서 반도체 불량에 영향을 주는 주요인으로 꼽힌다.

고가의 EUV 장비도 한몫한다. 반도체 미세화를 위해서는 회로폭을 나노 수준으로 미세하게 그릴 수 있는 장비가 필수인데 이는 현재 ASML 장비가 독보적이기 때문에 구입하기가 쉽지 않다. 삼성전자 이재용 회장도 이를 확보하기 위해 네덜란드를 방문했다는 후문이 있을 정도다.

이에 삼성전자, SK하이닉스, TSMC 등 주요 글로벌 반도체 기업들은 고성능, 고효율, 저전력의 차세대 반도체 개발을 위해 미세화 공정 중심에서 차세대 패키징으로 그 중요성을 넓히고 있다. 이는 미세화 공정에 들이는 비용, 시간, 기술개발보다 차세대 패키징 기술개발을 통한 고성능의 반도체 구현이 더 효율적이라는 판단에서다.

▶차세대 패키징의 등장
업계에 따르면 글로벌 반도체 산업에서 선폭 미세화 진행속도가 둔화될 가능성이 높아지고 있다. 이에 반도체칩을 여러 개 붙여 미세화 한계를 극복할 수 있는 이종접합 기술인 2.5D, 3D 패키징 기술 등이 향후 반도체 경쟁력에서 우위를 차지할 수 있을 것으로 내다봤다.

현재 삼성전자는 차세대 패키징 기술인 ‘FOWLP’를 올 4분기부터 양산 라인에 본격 도입한다는 계획이다. FOWLP은 대만의 TSMC가 강점을 갖고 있는 기술로 삼성전자는 이를 통해 차세대 패키징 분야를 선도하겠다는 전략이다.

업계 관계자는 “지금까지는 반도체 미세화 공정을 위해 많은 비용과 시간을 투자했지만 앞으로 1나노급 양산을 위해서는 비용과 시간이 기하급수적으로 늘어날 것”이라며 “이에 투자하기 보다는 칩렛, 이종접합 등 차세대 패키징을 통한 고성능, 고효율을 이루는 것이 더 효과적”이라고 설명했다.