[TECH REPORT] 다중 분기 클록 트리를 활용한 지터 영향 최소화 방안

[마우저 일렉트로닉스=마크 패트릭] 대부분의 전자 설계가 적절히 동작하기 위해서는 정확한 타이밍이 중요하다. 많은 애플리케이션이 PCB 상으로 동기 클록 신호와 비동기 클록 신호를 조합적으로 필요로 한다. 이러한 구현을 다중 분기 클록 트리라고 한다. 타이밍 복잡성이 높아지면 다중 분기 클록 트리를 설계하고 구현하는 것도 까다로워진다.

지터(jitter)는 가장 중요한 타이밍 사양으로서, 클록 신호 피리어드가 얼마나 변동적인가를 나타낸다. 클록 트리 솔루션이 복잡할수록, 주파수가 높을수록 지터는 나빠진다. 초고속 애플리케이션으로 펨토초(10-15초) 대의 허용오차를 충족하기는 쉽지 않다.

지터의 영향을 낮추기 위해서는 클록 트리를 구성하는 부품, 지터의 형태와 요인, 전자 회로 등을 고려해야 한다. 클록 트리 설계는 애플리케이션마다 고유해 전형적인 솔루션이 있을 수 없는 까닭이다.

통상적으로 타이밍 회로는 쿼츠 크리스털, 크리스털 오실레이터, 버퍼, 클록 생성기, 지터 감쇠기 같은 부품으로 이뤄진다.

쿼츠 크리스털은 압전 공진기로서 타이밍 신호 주파수를 결정한다. 정밀한 신호 주파수(32kHz~50MHz)를 발생시키도록 제조할 수 있으며 온도에 대해서 변동성이 낮다.

크리스털 오실레이터(XO)는 쿼츠 크리스털이 발생시킨 신호를 사용해서 싱글 엔디드나 차동 형식으로 여타의 필요한 클록 주파수를 발생시킨다.

관련된 각 사의 제품을 살펴보면 마이크로칩(Microchip)의 PL602-03은 12~25㎒ 사이의 크리스털을 사용해서 동작할 수 있으며 48~100㎒의 저지터 출력 주파수를 발생시킬 수 있다. 전압 제어 크리스털 오실레이터(VCXO)는 인가되는 입력 전압을 변화시켜서 가변적인 클록 주파수를 발생시킬 수 있다.

온세미컨덕터(ON Semiconductor) NB3N508S는 디바이스의 VIN 핀으로 0~3.3V 범위의 전압을 인가해서 27㎒ 크리스털 신호로부터 216㎒ 출력을 발생시키는 VCXO 제품이다. 클록 생성기는 XO나 VCXO가 발생시킨 신호를 사용해서 각기 다른 주파수로 다중의 클록 신호를 발생시키는 IC이다.

실리콘랩스의 Si5338Q는 350MHz까지 4개의 개별적인 사용자 프로그램이 가능한 클록 주파수와 710㎒까지의 범위에서 선택한 주파수를 발생시킬 수 있는 클록 생성기 제품이다. 4개 차동 클록, 8개 싱글 엔디드 클록, 그 사이의 어떠한 조합이든 발생시킬 수 있다.

IDT의 9DBL0 같은 클록 버퍼는 크리스털 오실레이터로부터 클록 신호를 취하고 보드 상의 여러 위치로 분배한다. 지터 감쇠기는 지터가 중요한 문제인 고속 애플리케이션으로 클록 신호의 지터 양을 낮추기(감쇠) 위해서 사용되는 특수한 부품이다.

◆ 지터에 대한 이해

지터(jitter)는 실제 클록 신호가 이상적인 값과 비교해서 얼마나 차이가 있는지 나타내는 것으로서 단위는 초이다. 랜덤 지터와 확정적 지터 등 두 가지 형태로 분류할 수 있다.

랜덤 지터(random jitter)는 회로 부품들로부터 기인하는 전기적 잡음으로 인해서 발생되는 것으로서, 대체로 충분히 낮기 때문에 회로 성능에 영향을 미치지 않는다.

확정적 지터(deterministic jitter)는 대체로 반복적인 것으로서, 주기적인 것과 데이터 종속적인 것으로 구분할 수 있다. 스위칭 전원장치로 발생되는 지터는 스위칭 주파수와 일치하는 이유로 주기적이라고 할 수 있다.

데이터 종속적 지터는 다시 주기적인 것과 주기적이지 않은 것으로 구분된다. 이더넷이나 PCIe 시스템으로 변화되는 듀티 사이클과 코드화 직렬 데이터 스트림의 불규칙 적인 클록 에지로 인해서 발생된다. 데이터 종속적 지터는 시스템에 따라서 다르기 때문에 추적하기가 어려울 수 있다.

지터는 절대 지터, 피리어드 지터, 사이클-대-사이클 지터 등 세 가지로 표기할 수 있다.

절대 지터는 시간 간격 오차(JTIE)라고도 하는 것으로서, 실제 클록의 상승 에지가 발생되는 지점과 이론적으로 계산된 값 사이의 시간 차이다. 피리어드 지터(Jper)는 정해진 사이클 수에 걸쳐서 클록 피리어드가 가장 긴 것과 가장 짧은 것 사이의 차이다. 사이클-대-사이클 지터(Jcc)는 정해진 사이클 수에 걸쳐서 연속된 클록 피리어드들 사이의 최대 차이다.

◆ 지터가 미치는 영향

과도한 지터는 회로 성능에 부정적으로 영향을 미칠 수 있다. 동기 이더넷(SyncE)이나 OTN(광 전송 네트워킹) 애플리케이션으로 JTIE가 동기화 소실을 일으킬 수 있다. 동기화는 적절한 동작을 위해서 중요하다. 디지털 애플리케이션으로는 Jper과 Jcc가 중요하다. 이들 사양이 래치와 플립 플롭의 셋업과 홀드 시간에 영향을 미친다.

정밀 ADC의 샘플링 간격을 낮추고, 디지털 프로세서가 얼마나 빠르게 작동할 수 있느냐에 제한을 가한다. 클록 주파수가 변화되는 것을 허용할 수 없는 애플리케이션으로도 Jcc를 엄밀하게 제어하는 것이 중요하다.

◆ 지터 최소화

우수한 설계 기법들을 적용해서 지터를 최소화할 수 있다. 가장 먼저 고려해야 할 것은, 모든 전자 디바이스가 내부적으로 기인하는 지터를 일으킨다는 것이다. 가능하다면 사용하는 디바이스 수를 낮추는 것이 좋다.

회로의 지터 사양을 너무 과잉으로 설계하지 않도록 해야 한다. 대부분의 회로는 어느 정도의 지터로 적절히 작동할 수 있기 때문이다. 클록 트리를 설계할 때 비용을 낮추기 위해서 크리스털이나 클록 생성기는 줄이고 대신에 클록 버퍼를 더 많이 사용하고자 할 수 있다. 하지만 전반적인 시스템 타이밍의 정밀도를 떨어트린다.

VCXO나 제로 지연 버퍼를 사용하면 타이밍 정확도를 향상시킬 수 있는 반면 설계 복잡성을 높인다. 타이밍 예산을 충족하기 위한 또 다른 주요한 설계 기법들로서 신호 라인을 짧게 하고(클록 트리 지연시간 단축), 신중하게 매칭된 부품들을 사용해야 한다. 클록 라인 길이를 매칭시키고 간격 띄우기와 차폐를 사용해서 원치 않는 신호 누화를 방지하는 것도 들 수 있다. 모두가 좋은 방법이기는 하나, 항상 만족스러운 타이밍 성능을 보장하지는 않는다.

EMI, 전압 변동, 기계적 스트레스(크리스털의 압전 특성에 영향을 미침) 역시도 지터를 유발한다. 지터가 계속해서 문제가 된다면 계측 장비를 사용해서 세심하게 분석을 실시하고 문제의 원인이 무엇인지 알아내야 한다.

지터는 대개 타이밍 증분의 RMS(제곱 평균 제곱근) 값(피코초 또는 펨토초)으로 표기한다. 지터가 가우스 분포인 것으로 간주한 것이다.

계산된 결과값은 지터 측정의 표준 편차이다. 지터 측정은 고속 디지털 오실로스코프를 사용해서 이뤄진다. 이 장비는 고주파 또는 저주파 클록 신호로 데이터 종속적 지터(JTIE, Jper, Jcc)를 측정하기에 특히 적합하다.

지터 측정값을 구했으면 RMS 지터값을 구할 수 있다. 도출된 값을 ‘파고율(crest factor)’ 계산을 실시해서 피크-대-피크 값으로 변환할 수 있다. 이 계산은 10~12의 정격 비트 오류율(BER)을 허용할 수 있는 것으로 간주한 것이다. BER 값으로 파고율은 14.069이다. 다시 설명하면 1ps의 RMS 지터가 14.069ps의 피크-대-피크 지터에 해당된다는 뜻이다.

클록 트리로 문제가 되는 지터의 원인을 찾았으면 표준적인 설계 기법들을 사용해서 문제를 해결할 수 있다. 단일의 다중출력 버퍼를 사용하거나 더 높은 성능의 부품을 사용할 수 있다. 금속 트레이스들을 다시 배선하고 길이를 더 잘 매칭시키는 것도 들 수 있다.

랜덤 지터가 타이밍 문제에 있어서 큰 비중을 차지하는 경우에 가장 논리적인 접근법은 부품 수를 되도록 줄이고 타이밍 예산이 충족될 때까지 각각의 부품을 더 높은 사양의 부품으로 교체하는 것이다.

예외적으로 모든 시도에도 불구하고 지터 사양을 충족하지 못할 수 있다. 마지막으로 남은 방법은 클록 트리로 IDT의 8V19N407이나 실리콘랩스의 Si5317 같은 지터 감쇠기를 사용하는 것이다. 감쇠기 제품은 입력 클록 신호로부터 잡음을 필터링해서 지터가 낮은 클록 출력을 발생시킨다.

전자 회로의 타이밍 문제에 있어서 클록 신호의 지터가 중요하다. 지터는 여러 요인에 의해서 발생된다. 우수한 설계 기법과 신중한 부품 선택은 지터의 영향을 제한할 수 있다는 것을 알아야 한다.