[기고] 메모리 로드맵 실현하는 HAR 식각과 나노 수준 패터닝

[테크월드뉴스=서유덕 기자] 메모리 반도체 기술에서 높은 밀도와 성능, 신소재, 3D 스택(Stacks), 고종횡비(HAR, High Aspect Ratio) 식각, 극자외선(EUV) 리소그래피(Lithography, 석판 인쇄) 수요가 증가하고 있다. 램리서치는 반도체 제조사가 합리적인 비용으로 생산 솔루션을 갖출 수 있도록 생산 시점보다 3~5년 빠르게 식각 기술 연구·개발에 돌입한다.

3D 낸드(NAND) 플래시 메모리의 저장 용량을 늘리는 방법 중 하나는 스택에 층(Layers)을 추가하는 것이다. 단 이럴 경우 스택이 높아져 여러 문제가 발생한다. 특히 구조적 안정성 문제가 가장 심각하다. 층이 늘어나면 각 워드라인 접근에 사용되는 채널은 깊어지고 비트라인에 연결된 채널을 격리하는 슬릿 트렌치는 좁아진다[그림 1].

HAR 식각 문제

3D 낸드 생산 공정에서는 먼저 산화물과 질화물 박막층을 번갈아 증착한 후 하드마스크를 증착하고 수직 채널이 식각될 수 있도록 오프닝을 형성한다. 그런데 여기서 HAR 식각 문제가 발생한다. 

현재 낸드 제조사들은 128개 이상의 층으로 전환하고 있는데 스택 깊이가 7마이크로미터(㎛, 1㎛는 10^-6m)에 가깝고 하드마스크는 2~3㎛이며 채널 홀의 종횡비는 90~100에 근접한다.

이후 [그림 1]에 나오는 ‘계단식 구조’가 형성되고 그 다음에 많은 층을 가진 슬릿이 만들어지기 시작한다. 하드마스크 층을 증착하고 오프닝 패턴이 형성된 다음 단일 스텝 식각을 실시해 전체 층에 슬릿을 만든다. 이 과정을 거쳐 마지막엔 반드시 질화물 층을 제거하고 텅스텐 워드라인을 생성해야 한다.

HAR 구조의 반응성 이온 식각(RIE, Reactive Ion Etch)이 제대로 되려면 이온과 뉴트럴 사이에 상승효과가 있어야 한다. 그러나 이 상승효과는 HAR 구조물을 다룰 때 여러 메커니즘 때문에 쉽게 소실되고 만다.

먼저 고압 때문에 이온이 플라즈마 시스(Plasma Sheath) 안에서 산란되고(Scattering) 대개 비등방성 특징을 가진 이온 에너지 또는 이온 각분포(Angular Distributions)가 확산될 수 있다. 따라서 홀 안에 이온이 없거나 정상보다 큰 각도로 이온이 입사돼 피처(Feature)의 상단이나 측벽에 부딪치게 된다. 이 이온 ‘그림자 효과(Shadowing)’ 때문에 이온-뉴트럴 플럭스 비율이 달라져 상승효과가 생기지 않는다[그림 2].

이온을 HAR 피처로 침투시키기 위해 이온 에너지를 늘릴 수도 있다. 하지만 마스크 소모량이 늘기 때문에 마스크 두께를 굵게 하거나 하드마스크 소재에 획기적인 변화가 필요하다.

이온이 측벽에 충격을 가해 채널 특정 부분의 임계치수(CD)가 필요 이상으로 커지는 문제도 생긴다. 이 ‘휘어짐’[그림 2]이 너무 커지면 홀 두 개가 서로 연결될 수 있다.

또 다른 큰 문제는 RF 플라즈마 시스템에서 고차 고조파 왜곡의 충전 효과(Charging Effect)로 이온의 각분포가 약간 변하면서 홀을 따라 ‘비틀림’이 발생한다는 사실이다.

HAR 식각 문제의 해법

플라즈마 시스템, 특히 RF 하위 시스템을 면밀히 살펴보면 해법이 나온다. 고전압 시스(High-Voltage Sheath)를 통해 가속하는 이온의 이동시간은 반주기(Half-Period)에 가깝다. 때문에 주파수를 낮추면 해당 RF 전력의 최대 이온 에너지가 극대화된다. 주파수가 낮아지고 최대 이온 에너지가 커질수록 이온의 각분포가 줄어 HAR 피처 하단에 도달할 가능성이 더 커진다[그림 3].

따라서 하드웨어 설계에서 주안점이 더 낮은 주파수와 더 높은 전력, 더 낮은 듀티 사이클로 이동하게 된다.

하드웨어 설계를 바꿔도 일반적인 128개 이상의 ONON(Oxid-Nitride-Oxid-Nitride, 산화물-질화물-산화물-질화물) 채널 홀을 6.9㎛ 깊이로 식각하는 것은 여전히 어렵다.

따라서 램리서치는 필요한 식각 깊이를 달성할 수 있도록 다른 접근방식을 시험하고 있다. 램리서치는 채널 홀을 식각 설정값, 즉 5㎛로 먼저 식각한 후에 측벽에 보호 라이너(Protective Liner)를 증착해 과도한 측면 식각을 방지하는 방식을 도입했다. 그리고 후속 단계에서 채널홀을 6.9㎛까지 식각한다.

따라서 라이너를 추가하면 전체 구조물의 CD를 증가시키지 않고도 1㎛를 추가 식각할 수 있다. 이 공정도 상당한 최적화가 필요하지만 테스트 결과 더 작고 깊은 홀을 식각할 수 있는 확실한 방법이라는 것이 입증됐다.

패터닝 문제와 공동 최적화

반도체 제조사는 로직·메모리 패터닝(Patterning)을 생산비용 절감과 성능 개선을 위한 우선순위 목록에서 최상위에 올려놓을 것이다. 오늘날 중점을 두는 부분은 스케일 다운(Scale-Down)을 통해 구조물 크기를 줄이고 변동을 최소화하는 것이다. 이 변동은 엣지 배치 오류(EPE, Edge Placement Error)로 정량화할 수 있다.

예를 들어 홀을 정렬할 때는 라인 엣지 거칠기와 스캐너 오버레이 오류, EUV 노광의 확률적 오류로 인한 국소 CD변동을 포함한 여러 변동문제에 직면한다. 소자 설계는 종종 변동의 평균보다는 변동의 극값(Extremes)에 의해 제한되는 경우가 많다. 예를 들어 최악의 시나리오를 수용하기 위해 이 같은 변동을 관리하는 것은 로직 백엔드 영역의 최대 50%를 차지하고 제조 비용을 크게 높일 수 있다.

변동을 억제하는 한 가지 방법은 공정 간 공동 최적화(Co-Optimization)로 식각 과정에서 리소그래피 오류를 보상하는 것이다. 공동 최적화가 제대로 작동하려면 웨이퍼 전체와 웨이퍼 간 식각 거동을 한층 잘 제어할 수 있는 적절한 보정력이 식각 툴에 있어야 한다.

웨이퍼는 플라즈마 상태와 가스 분포에 따라 항상 변동이 있기 때문에 온도 변동을 제어하면 이에 따라 공정 보정력이 생겨난다. 이는 챔버 내부뿐만 아니라 리소그래퍼에서 생기는 변동을 쉽게 보상할 수 있다.

온도와 식각률을 제어하는 한 가지 방법은 척(Chuck)과 웨이퍼의 온도 구간을 보정할 수 있도록 하는 것이다. 10년이 넘는 기간 동안 척은 2000년대 초반의 싱글존(Single Zone) 소자에서 듀얼존(Dual Zone)과 방사형 멀티존(Multi Zone)으로, 최근에는 램리서치 하이드라 균일성 시스템(Hydra Uniformity System)의 비방사형 멀티존으로 발전해왔다.

멀티 패터닝 간소화

주로 D램과 PC램에서 사용되고 3D 낸드에서 어느 정도 적용 중인 멀티 패터닝(Multiple Patterning)은 끊임없이 CD 변동 문제에 직면한다. 이 패터닝 방식에서는 공정 단계가 늘어나기 때문에 변동 요인 개수도 늘어난다.

자기정렬 쿼드러플 패터닝(SAQP, Self-Aligned Quadruple Patterning)에서는 리소그래피와 증착, 식각에 기인한 변동으로 세 가지 CD가 생길 수 있다. 예를 들어 스페이서 식각 과정에서는 하부 층에 가우징(Gouging)이 생길 수 있다. 이런 변동 때문에 ‘피치 워킹(Pitch Walking)’이라고 하는 현상이 생기는데 이로 인해 멀티 패터닝이 상당히 어려워졌다.

이 문제는 식각 후 스페이서를 정사각형으로 만들면 해결할 수 있다. 램리서치는 새로운 금속 산화물 재료를 혁신적으로 사용해 이 문제를 해결했다. 램리서치 기술은 가우징이 거의 발생하지 않아 SAQP 흐름을 8개층에서 5개층으로 단순화한다.

EUV 노광 확률 문제

EUV 리소그래피가 로직과 D램에서 빠르게 주류가 될 것으로 예상되므로 이 공정으로 인한 변동을 면밀히 고려해야 한다. EUV 리소그래피는 고에너지 광자를 사용하기 때문에 공정에서 무작위 변동이나 확률적 변동이 쉽게 생긴다.

확률적 거동으로 인해 홀에서는 국소 CD 변동이 생기고 선형 패턴에서는 라인 엣지 거칠기(LER)와 라인 폭 거칠기(LWR) 같은 결함의 영향이 커진다.

예를 들어 확률적 오류는 비아(Via) 수율을 제한하고 비아 CD를 제대로 만들지 못한다. 250W 스캐너 전력도 작은 비아 CD에서는 부족할 수 있어 소재와 후처리 혁신을 통해 전력 증가에 따른 EUV 비용 상승을 억제해야 한다.

몇 년 전부터 램리서치가 진행한 연구를 통해 원자층 식각(ALE, Atomic Layer Etching) 공정으로 이 문제를 해결할 수 있다는 것이 확인됐다. ALE는 표면을 개질한(Modified) 후 식각하는 자기 제한적 단계로 구성된다. 이것을 여러 사이클로 반복하면 ALE로 인해 피처의 고주파 거칠기가 두드러지게 평탄화된다.

이 효과 덕분에 램리서치와 여러 파트너가 실시한 테스트에서 EUV 비아 국소적 CD 균일도(LCDU, Local CD Uniformity)가 3㎛ 이상에서 1.3㎛까지(일부 칩 제조업체는 1㎛까지 가능) 56% 개선된다는 결과가 나왔다.

LCDU 개선은 근본 문제 해결에 중요한 영향을 미친다. 램리서치 식각·증착 공정으로 EUV의 확률적 유도 변동을 완화할 수 있어 EUV 스캐너에서 더 낮은 에너지를 사용할 수 있기 때문이다. 노광-식각을 공동 최적화해 EUV 비용을 2배 절약할 수 있을 것이다.

로드맵 실현에서의 신뢰도 구축

현재 램리서치는 메모리 로드맵에서 EPE 문제를 해결하기 위한 모듈 수준의 솔루션을 HAR 구조뿐만 아니라 원자층 처리에서도 개발했다. 그러나 로드맵을 확실히 실현하기 위해서는 장비 공급사와 소재 공급사, 칩 제조사가 공정 개발 초기 단계에서부터 협력해 메모리 로드맵의 모든 요건을 합리적인 비용으로 제 때에 갖춰야 한다.

글: 양 팬(Yang Pan) 첨단 기술개발 부사장
　 사만다 탄(Samantha Tan) 펠로우
　 리차드 와이즈(Richard Wise) 패터닝 부사장
자료제공: 램리서치