14th Electronics Packaging Technology Conference
앞으로 다가올 미세피치, 융합기술, 소형화에 초점
3차원 TSV를 이용한 SiP와 3차원 패키지 제조에 집중
EPTC 학회는 아시아에서 열리는 반도체와 마이크로 시스템 패키징 관련 학회로서는 가장 큰 규모이며 2012년 제14회를 맞이했다. IEEE CPMT(Components, Packaging and Manufacturing Technology Society)의 주관 하에 열린 이번 학회에서는 35개의 세션에 모두 21개국으로부터 158편의 논문이 발표되었으며, 키노트 발표, 6개의 Professional Short Course, 2일 간의 논문 발표와 14여개의 패키징 장비 및 재료 관련 업체가 참석하는 전시회로 이루어졌다. 학회 참석 인원도 약 300여명이 참여하였다.
그림 1. 모바일 폰 및태블릿PC 제품의 성장 예측 및 시장 크기 (source: Gartner Q4 2012)
그림 2. 웨이퍼 레벨 패키징(WLCSP)이 사용되어지는 휴대용 제품군
그림 3. 차세대 2.5차원 TSV 인터포저 패키징 로드맵(source : Qualcomm Technology)
한국, 중국과 대만, 동남아(말레이시아, 태국, 싱가포르) 등이 현재 세계 반도체생산과 전자 패키징의 중심으로 생산기술 및 새로운 제품 개발에 대한 많은 발표가 있었다. 3D TSV, 2.5D TSV 인터포저(interposer), wafer stacking, 3D interconnects, Embedded technology 등의 패키징 관련 기술의 현황과 새로운 기술도 많이 소개되었다. ASE, SPIL, STATSCHIPAC, UTAC 등 세계적인 반도체 패키징 기업들, LSI, CISCO, ST Micro, FREESCALE, INTEL, IBM, INFINEON, TI, QUALCOMM, CSR 등 기업체와 IMEC, IZM Fraunhofer, PRC(Packaging Research Center) in GIT(Georgia Institute of Technology), KAIST, LETI-CEA, ITRI (Industrial Technology Research Institute, Taiwan), ETRI 등의 연구소 및 유수의 대학들이 다수 참여하여 새로운 응용과 기술이 어떻게 반도체 패키징과 소자에 적용되는 지에 관해 실용적인 면과 학문적 면 양 측면에서 모두 충실한 접근이 이루어졌다.
이 글에서는 이번 학회에서 발표된 3D TSV(Through Silicon Via,실리콘 비아 관통) 기술, 2.5D TSV 인터포저(interposer), 28nm 플립칩 패키징에서의 디바이스와 패키징 신뢰성, 임베디드(embedded) 팬아웃 웨이퍼 레벨 패키징(fanout wafer level packaging, FO-WLP)) 기술에 대한 논문의 기술적 중요사항을 그림과 함께 정리하였다.
글: 윤승욱 / Institute of Microelectronics (IME), Singapore
자료 협약 및 제공: KOSEN(한민족과학기술자 네트워크) / www.kosen21.org
학회 논문 발표 개요
이번 2012년도 EPTC 학회에서는 전세계 21국에서 158 편이 넘는 논문이 발표되었다. 총 35개의 세션 그리고 5개의 parallel session에서 논문이 각각 동시에 발표되었고, 350여명이 참석하였다. EPTC 2012 에서는 1번의 패널 토론과 2번의 키노트 발표가 있었다.
패널 토론에서는 "Next Era of IC Packaging Industry in Asia"라는 제목으로 HKUST의 Ricky Lee 교수의 진행 하에 ASE, Freescale, ST Microelectronics, Samsung Electro-Mechanics, STATS Chippac에서 모두 5명의 발표자들이 10분 정도의 간단한 발표를 하고 같이 토론하는 시간을 가졌다.
첫 번째 키노트 발표자는 Dr. Young Do Kweon(Samsung Electro-Mec hanics Co. Ltd)로 "Next Generation PCB for Mobile Application"라는 주제로 새로운 반도체 패키징에서의 기판 기술의 발전과 앞으로의 방향에 대해 강연하였다.
휴대용 모바일 제품의 경우, 기판의 크기를 감소시키는 노력이 필요하고 또한 높은 주파수의 소자 특성으로 인해 전기적 특성을 최적화하는 노력이 필요하다. 또한 전기배선의 복잡성으로 인해 구리선의 넓이와 폭이 점점 작아짐으로 새로운 기판 제조 기술에 대한 소개하였다. 기판의 두께가 점차 얇아지고 또한 0.3mm의 피치로 볼피치가 미세화 되어감에 따라, 기판의 휨을 최소화하기 위한 재료 및 디자인에 대한 연구에 대해서도 발표하였다.
두 번째는 "Embedded Cooling-A New Thermal Packaging Paradigm"라는 제목으로 Dr. Avram Bar-Cohen 박사 (Program Manager of Microsystems Technology Office, Defense Advanced Research Projects Agency (DARPA), USA)가 강연하였다.
마이크로시스템이 점차 소형화되고 다양한 기능들이 융합됨에 따라 열적특성이 전체 시스템의 특성에 큰 영향을 끼치게 된다. 현재의 냉각 방법들이 한계가 있는 점을 강조하면서 새로운 냉각기술로서의 Embedded cooling 방법을 소개하였다. 특히 열파이프와 액상 채널을 이용한 쿨링 방법을 통해 효과적으로 냉각 효과를 볼수 있음을 전산모사 연구와 실제 시편을 제작하여 측정을 통해 발표하였다. 또한 최근 wide IO 메모리에서의 열적인 특성에 따른 메모리 소자의 특성변화에 대한 보고를 통해, 고성능 반도체에서의 열적 특성 향상을 위해 디자인 및 소자 디자인에 대한 연구가 필요함을 보고하였다.
이번 EPTC 학회는 반도체 업계가 점차 Fab-light 또는 Fab-less로 비지니스 모델을 변화시킴에 따라 그 중요성을 더해가는 반도체 및 전자 소자의 패키징 기술의 응용과 기술적 발전 방향을 예측하고 토론할 수 있었던 기회가 되었다. 특히 반도체 및 마이크로 시스템 패키징 기술은 재료, 공정, 장비, 신뢰성 그리고 응용기술이 모두 조화롭게 이루어지면서 발전하고 있는 분야로, 소비자(consumer) 전자제품의 소형화와 경량화를 주도하는 기술이다. 최근 들어 휴대폰, Smart phone, Tablet PC, Ultra PC와 같은 휴대용기기 제품에 대한 시장 및 기술적 요구로 반도체 패키징 시장은 큰 성장을 이루며 반도체 산업에서 매우 중요한 위치를 찾아가고 있다.
이번 학회에서는 특히 휴대폰 및 휴대용 기기에 적용하는 단박단소형 제품기술에 적합한 WLP, 플립칩 패키징 기술과 새로운 접속기술, 특히 신뢰성 평가에 대한 새로운 방법을 제시한 논문들이 많이 발표되었고 또한 많은 논의가 이루어졌다. 아래에 이번 EPTC 2012 학회의 전반적인 사항을 나타내었다.
총 3일 간의 학회기간 중 하루의 short course, 2일 동안의 학회 발표와 함께 논문발표 하루 전에 6개의 Professional Development Courses가 개최되었으며, 많은 연구원들과 엔지니어들이 참석하여 새로운 기술을 배우고 서로 교류하며 각자의 연구 분야에 대해 논의하는 모습을 볼 수 있었다.
이번 학회에서는 Cu wire 본딩과 2.5/3차원(2.5D/3D) TSV(through silicon via) 적층 기술에 대한 응용 및 적용에 대한 발표들이 많이 눈에 띄었다. 특히 Cu wire 본딩이 현재 패키징 산업에서 매우 중요한 위치를 차지하고 있으며 금값의 상승으로 인해 구리 본딩에 대한 관심과 적용 범위도 점차 넓어지고 있다. 또한 실리콘을 이용한 RDL, 임베딩 기술 등의 새로운 패키징 기술들이 계속해서 발표되었다. TSV 관련 논문은 작년 학회에서도 많은 논문들이 발표되었지만, 이번 학회에서는 기술적으로 작년에 비해 많이 향상되었고 문제점들을 해결한 논문들도 많이 발표되었다. 웨이퍼 적층기술, chip-to-wafer, chip-to-chip 적층 그리고 웨이퍼 관통 홀 접속기술(wafer through hole interconnection technology)과 관련된 논문 발표장에는 많은 청중들이 모여 3차원 패키징에 대한 높은 관심을 가지고 있음을 실감할 수 있었다.
또한 14여 개의 장비 및 재료업체들이 참석한 전시회에서는 각 회사에서 전문 엔지니어들이 직접 booth에 나와 기술적인 문제들을 함께 이야기하고 나누는 모습을 볼 수 있었다. 또한 패키징 분야에서 일하는 한국 엔지니어, 연구원, 교수, 학생 등 10여 명이 넘는 한국분들도 참석하여 논문을 발표하였다. 또한 해외 연구소 및 다국적 기업에서 활발히 활동하시는 많은 한국연구원들을 보면서 반도체 패키징 분야에서의 한국의 위상을 다시 한번 실감할 수 있었다.
사실 AMKOR, STATSCHIPPAC 모두 한국에서 성장한 세계적인 패키징 업체이기에 한국 반도체 패키징 기술에 대한 많은 세계적인 관심이 몰려있었다. 하지만 최근 들어 중국에서 반도체 패키징에 대한 많은 연구와 생산기지 확대가 이루어지고 있어 앞으로 중국과 대만의 역할이 더 중요시 될 것으로 예상된다. 이번 학회에서 발표된 세션은 모두 35개로 모두 158개의 논문발표가 있었다. 각 세션의 주요 논문은 4장에서 정리하기로 한다.
최신 반도체 패키징 기술의 동향
본 학회 발표에서는 모바일 폰 및 태블릿PC제품을 위한 웨이퍼 레벨 패키징 기술, 2.5D TSV 인터포저 기술, 3D TSV 패키징 그리고 구리 기둥 마이크로 범프(Cu column microbump)가 많은 관심을 끌었다. 이는 최근 휴대용 제품의 급격한 성장세로 인해 반도체 산업계에게 그 중요성이 더욱 부각 되고 있기 때문이다. 특히 웨이퍼 레벨 패키징의 경우는 패키지 크기와 실리콘 다이의 크기가 같기 때문에 얇으면서 소형화를 요구하는 휴대용 제품군에 잘 일치한다. 또한 전기적 열적 특성 또한 다른 패키지 제품에 비해 뛰어나기 때문에 많은 제품들 특히, RF, PMIC(powermanagement IC), GPS, Bluetooth 소자 등에 널리 사용되고 있다.
웨이퍼 상태에서 반도체를 테스트할 수 있는 장점은 보다 저렴하고 빠르게 테스트 공정을 완료할 수 있으며, 또한 반도체 공정에서와 같은 진공 공정 (PVD/Sputter), 싱글웨이퍼 공정(Single wafer process) 및 리소그라피 공정(lithography)을 사용하기에 팹 공정과 유사성 및 연결성이 있어 양률 및 반도체 생산 공정 관리면에서 효과적이다. 몇 가지 두드러진 반도체 패키징 기술동향을 아래 2가지로 정리하였다.
모바일 폰 및 태블렛 PC 반도체 기술
현재 반도체 기술은 휴대용 전자제품이 가장 강력하게 이끌고 있다. 특히 점차 휴대용 기기들이 더욱 향상된 성능, 적은 전력 소모 그리고 더욱 더 작고 가벼운 경박 단소화가 필요하게 됨에 따라 패키징 기술의 개발과 적용이 필요하게 되었다. 특히 스마트폰, 태블릿, 울트라 노트북의 수요 증가가 계속되고 있고 또한 태블릿의 수요가 향후 3년의 성장률이 40 %이상으로 예측되며, 차후 반도체 시장을 주도할 것으로 많은 시장조사 및 반도체 기관 등에서 예측하고 있다. 또한 생활 수준의 상승으로 앞으로 의료, 건강 그리고 보안에 관련된 전자제품에 대한 수요 또한 더욱 증가하게 되면서 점차 사용하기 쉽고 저렴한 가격의 제품들이 많이 보급될 것으로 생각되므로 이러한 새로운 제품군에 대한 패키징 기술도 필요해질 것으로 보인다.
2.5 TSV (Through Silicon Via) 인터포저 반도체 패키징 기술
지금까지의 반도체 패키징 기술과 접속단자 기술은 2차원적인 실리콘 형태로 진행되어 왔다. 앞으로의 소형화와 경박 단소화 그리고 보다 향상된 특성을 위해서는 3차원 TSV 기술을 현재의 기술에 접목시키는 것이 무엇보다 필요하다.
모바일 소자 제조 업체의 차세대 2.5차원 TSV 인터포저 패키징 로드맵을 그림 3과 같이 나타내었다. 모바일 소자 뿐만 아니라 통신/네트워크 장비 및 그래픽(graphic) 또는 CPU/로직(logic) 소자 등 고성능 반도체 제품에도 또한 2.5/3차원 TSV 접속기술에서의 다양한 복잡성을 요구하기도 한다. 따라서 어느 용도에 사용되느냐에 따라 그 기술이 결정되는 것이다. 따라서 전통적인 패키징 기술, WLP(wafer-level-packaging), 또는 foundry level ('below' passivation) 기술이냐로 구분할 수 있다.
이러한 기술들은 칩 적층, 패키지 적층 그리고 TSV를 이용한 칩 웨이퍼 적층으로 나누어진다. 3차원 접속기술을 구현하기 위해서는 3차원 수직 접속기술(3D vertical interconnection)과 다층 접속기술(multilayer interconnection), 그리고 임베디드 다이(embedded die)를 사용한 접속 기술, 그리고 마이이크로 범프 접합기술, 실리콘 웨이퍼 경박(Thinning) 기술과 경박 웨이퍼 핸들링 (Thin wafer handling) 등의 부가적인 기술을 요구한다.
2.5/3차원 패키징은 최근 들어 그 중요도가 매우 높아지고 있는 분야이다. 그간 현재의 반도체 기술로는 무어의 법칙을 계속 진행시키기 어렵다는 평가에 따라, 새롭게 칩이나 웨이퍼를 3차원으로 적층하여 집적도를 4배~ 8배 증가시키는 노력이 계속되고 있다. 현재 2.5D TSV 제품은 FPGA 제품이 양산 중이며 그림3과 같이 앞으로 네트워크, 통신용 소자, 그래픽 소자 등 하이엔드 고성능 반도체 제품에 적용될 것으로 예상된다. 아직 2.5D TSV 인터포저 공급 및 반도체 조립 등에 대한 연구 및 생산 기술에 대한 준비가 미약하지만 많은 연구기관과 산업계에서 이를 준비하는 노력이 진행중이다.
주요 논문 발표 정리
이번 장은 저자가 직접 참석하여 발표를 들은 주요 논문들을 중심으로 정리하였다. 특히 2.5D/3D TSV paper, WLP, innovative materials, 그리고 28nm CPI (Chip-Package Interaction) 패키징 신뢰성 향상에 관련된 부분에 대해 중점적으로 논문을 정리하였다. 또한 기존 패키징 기술에 대한 발표보다는 새로운 기술과 적용에 관한 발표 논문을 중심으로 정리하였다. 각 발표자의 소속과 이메일도 함께 정리하였다. 정리 내용들은 논문 발표집(proceeding)과 발표내용을 참조하여 정리하였음을 밝힌다. 아래는 본 학회에서 발표된 논문들을 그룹별과 세부사항별로 나타내었다.
● Advanced Packaging
- 3D Assembly and Reliability
- Interposers
- 3D Processing and Technology
- Advanced Substrate and Flip Chip Packaging
- Wafer Level and Embedded Packaging
- MEMS and Sensor Packaging
● Electronic Components & RF
- High Speed Interconnects & Power Distribution in 3D Integration
- System Components for RF and Millimeter Wave
● Emerging Technologies
- New Directions in Packaging
- Biomedical Electronics
● Interconnections
- Novel Interconnections
- Advanced Flip Chip Technologies
- 3D TSV Interconnects Reliability
- Interposer Characterization
- 3D Microbump Structures and Silicon to Silicon Bonding
- TSV Innovation and Implementation
● Assembly & Manufacturing Technology
- Advancements in Manufacturing Technology
- Enabling Technologies for Flip Chip Assembly
- Challenges in 3D Integration
- New Developments in Wirebond Technology
● Materials & Processing
- 3D Materials and Processing
- Adhesives and Underfill Materials
- Novel Technologies
- Substrates
- Solder and Bonding
● Modeling & Simulation
- Thermal and Mechanical Modeling & Simulation
- Power and Signal Integrity
- Electrical Modeling and Measurements
- Thermal and Mechanical Modeling: LED and 3D Structures
● Optoelectronics
- Optical Interconnects
- High Brightness LEDs and Materials
● Applied Reliability
- Reliability Test Methods
- 3D Reliability and Packaging Challenges
- Solder and Material Characterization
- Drop and Dynamic Mechanical Reliability
1. Wafer Applied and No Flow Underfill Screening for 3D Stacks [Advanced Packaging - 3D Assembly and Reliability]
K. J. Rebibis1, a, C. Gerets1, G. Capuz1, R. Daily1, T. Wang1, A. LaManna1, F. Duval1,
A. Miller1, R. Guino2, R. Peddi2, E. Beyne1 and B. Swinnen1
1IMEC, Kapeldreef 75, B-3001 Leuven, Belgium.
Mail : Kenneth.June.Rebibis@imec.be
2Henkel Electronic Materials LLC, 14000 Jamboree Road,Irvine, California 92606.
본 논문은 40um 미세 피치의 마이크로 범프 플립칩 공정 중 die-to-wafer 접합에 사용되는 웨이퍼 레벨(wafer level) 언더필(underfill) 재료 평가에 대해 논하고 있다. 미세한 피치때문에 기존의 솔더 범프가 아닌 구리 기둥 범프를 사용하면서 열압축 접합 방법(Thermo-compression bonding)을 사용해야 한다. 본 연구에는 4가지 언더필 재료를 평가하였고, 공정성, 신뢰성 그리고 전기적 특성의 변화 등에 대해 보고하였다.
특히 언더필 재료의 기공(void)이나 불량(incomplete filling) 또는 표면 높이 차이가 일어나는데 이를 해결하고자 새로운 재료인 필름 형태의 재료를 사용하고 기존의 열압착 접합 방법을 사용하여 접합 특성 향상을 보고 하였다. 이러한 웨이퍼 레벨 언더필은 기존의 재료(Capillary 또는 No Flow 방식)에 비해 대량 생산이 가능하고 또한 경제적으로 이점을 가지게 된다.
특히 3차원 적층 칩 스택에 적용가능하며, 15um 이하의 간격과 40um 이하의 범프 피치에 적용하는 데 문제가 없기 때문에 앞으로 양산 적용 가능성이 높을 것으로 생각된다. 하지만 공정온도와 얇은 두께의 실리콘 다이를 취급하는 공정이 해결해야 할 문제이다.
그림 4. 언더필 디스펜싱 방법과 Gang bonding을 통한 웨이퍼-다이 접합공정.
그림 5. 언더필 스핀 코팅 방식을 통한 웨이퍼-다이 접합공정.
그림 7. 임베딩 패키징 기술 공정도
그림 8. 기판과 기판 사이에 다이와 MLCC 소자를 삽입하여 임베디드 기판을 형성하는 모습.
그림 9. 기판 기술을 이용하여 임베디드 기판을 형성하는 공정 개략도.
2. A Hybrid Panel Embedding Process for Fanout [Embedded Technologies]
John Hunta, Kidd Leeb, Pie Shih and J. C. Lin
ASE Group, No.550, Sec.1 Chung-Hwa Rd, Chung-Li City, Taoyuan, Taiwan.
Mail : John.hunt@aseus.com , Kidd_Lee@aseglobal.com
본 논문은 가장 차세대 패키지 기술로 각광받고 있는 Fanout (FO) 웨이퍼 레벨 패키지의 개발에 관한 연구로 특히 fanout공정에 있어서 다른 기술들과 다른 몇 가지 특징이 있다.
ⅰ) 그림 8과 같이 먼저 기판 형태를 형성한 후 그 사이에 실리콘 다이와 MLCC(Multilayer Ceramic Coffered) 소자를 삽입하는 방법을 사용하였다. 기존의 방법들은 몰딩 재료나 폴리머 재료를 통해 도포 및 프린팅 기법을 사용하였는데 여기서는 이미 고체상 형태의 필림으로 라미네이션하여 사용하였다.
ii) 기존의 기판 기술을 적용할 수 있어서 큰 크기의 기판 적용이 가능하여 대량 생산시 높은 가격 경쟁력을 가질 수 있다.
하지만 또한 문제점도 예상되는데, 먼저 기판 기술이 가지는 기술적 한계점, 특히 금속 배선의 폭과 간격을 10um 이하로 하기가 어렵고 또한 기판 기술이 가지는 양률(yield) 이 90% 정도이기 때문에 이로 인한 양품 다이(KGD, known good die)에 대한 cost ownership 문제가 있다. 또한 적층훈 비아를 노출시키기 위해 레이저가 사용되데 이를 위해서는 다이에 구리를 이용해 UBM(underbump metallurgy)를 형성해야 한다. 현재 레이저로 노출시키는 비아의 직경이 30마이크론 정도이기 때문에 리소그라피를 사용하는 공정에 비해 그 크기의 최적화, 공정안정성 그리고 앞으로 미세크기의 비아 형성에는 문제가 있을 것으로 생각된다.
앞에서 언급한 바와 같이 기존의 기판 기술이 가지는 몇 가지 문제점들에 대한 해답을 찾게 되면 양산에 적용하기는 효과적인 것으로 생각된다. 모두 JEDEC 표준 평가기준을 통과했으며 휨 정도(warpage)에 대한 측정평가에서도 최대 52um로 양호한 특성을 보고하였다.
3. 3D Embedded Wafer-Level Packaging Technology Development for Smart Card Sip Application [Embedded Technology]
G. Par´es1,a, C. Bouvier1, M. Saadaoui2, J. Mazuir2, J. Noiray3, K. Martinschitz4, A. Planchais5 and G. Simon1
1CEA-LETI, MINATEC, 17 rue des Martyrs, 38054 Grenoble Cedex 9 France.
Mail : Gabriel.pares@cea.fr
2Ecole Nationale Sup´erieure des Mines de Saint - ´Etienne (ENSM-SE), Centre of microelectronics, Provence. 880, Avenue de Mimet. 13541 Gardanne, France.
33D-plus, 641 rue H´el´ene Boucher, 78532 BUC Cedex , France.
4EV Group E. ThallnerGmbH, DI Erich ThallnerStrasse 1, 4782 St. Florian am Inn, Austria.
5STMicroelectronics, 190 Avenue C´elestin Coq, 13120 Rousset, France
본 논문은 임베디드 웨이퍼 레벨 패키징 기술을 사용하여 3차원 적층하는 기술에 대해 소개하고 있다. 몰딩 방법을 통해 100 um 이하의 두께의 각 레이어 층 및 RDL(redistribution layer)을 형성한다. 그리고 이러한 각 레이어를 적층하고 레이저를 이용해 수직 비아를 형성해 최종적으로 각 레이어의 전기적 배선을 형성하게 된다. 그림 12와 같이 3층으로 적층된 시편을 제작하여 전기적 특성과 신뢰성을 평가하였다. 본 기술에서는 레이저를 사용해 몰딩콤파운드 (epoxy molding compound) 재료를 제거하는 것과 구리 배선 위에서 레이저가 선택성을 가지고 구리 배선 표면을 오염이나 산화막 형성 등의 문제없이 노출하는 공정조건 및 레이저를 선택하는 것이 중요하다. UV와 IR 레이저를 사용하여 각 작업 특성을 그림 14, 15에서 보고하였다. 레이저 특성 및 구리 배선의 표면 특성에 따라서 접속단의 전기적 또는 기계적 특성의 변화가 있을 것으로 예측되기 때문에 이러한 문제점에 대해 좀 더 많은 연구가 필요할 것으로 생각한다. 이러한 기술은 효과적으로 얇은 3차원적 적층이 가능하다는 장점이 있지만 공정이 복잡하고 얇은 웨이퍼를 기계적으로 다루는 데 문제점이 있을 것으로 예상된다.
그림 10. 임베딩 패키징 기술 공정도
그림 11. 임베딩 웨이퍼를 적층하는 공정도
그림 12. 테스트 시편의 구조 및 사진
그림 13. 임베디 웨이퍼 위에 형성된 RDL SEM 사진.
그림 14. IR 레이저를 통해 몰딩콤파운드 재료를 제거하고 구리 배선을 노출한 단면도.
그림 15. UV 레이저를 통해 몰딩콤파운드 재료를 제거하고 구리 배선을 노출한 단면도. 레이저로 인해 구리 표면에 변형이 일어났음을 보이고 있다.
그림 16. eWLB 패키지에서의 3차원 인덕터 코일 모델링도.(Sine inductor)
그림 17. 실리콘 칩 위에 형성된 3가지 형태의 인덕터 코일 디자인(thin, wide, sine)
4. A Low Phase Noise VCO in eWLB Package [Fanout wafer level packaging, high frequency packaging]
Florian Starzer, Alexander Fischer, Herbert Knapp, Rudolf Lachner, Maciej Wojnowski,
Linus Maurer, and Andreas Stelzer
Christian Doppler Laboratory for Integrated Radar Sensors, Altenberger Str. 69, A-4040 Linz, Austria
Email: f.starzer@nthfs.jku.at
Infineon Technologies AG, Am Campeon 1-12, D-85579 Neubiberg, Germany
‡Dice GmbH & Co KG, Freist¨adter Str. 400, A-4040 Linz, Austria
본 논문에서는 200Ghz의 고주파에서 작동하는 voltage controlled oscillator(VCO)를 eWLB 임베딩 웨이퍼 레벨 패키징 기술에 적용했을 때 Phase-Noise(PN) 고주파 특성을 보고하였다.
본 연구를 통해 eWLB의 경우 18Ghz의 높은 center frequency 값을 얻었으며, PN 특성 값은?92 dBc/Hz (100 kHz offset frequency and at overall bandwidth of 21.7%.)을 보고하였다. 유럽을 중심으로 하여 자동차 충돌 방지 시스템으로 77Ghz 레이더 센서가 크게 관심을 받고 있다. 현재 제품은 고주파 패키징을 위해 세라믹 기판을 이용하는데 그 제품의 크기가 큰 것이 문제시되고 있다. 이러한 RF 고주파를 사용할 경우에는 전기적 특성이 소자와 패키지 기술에 크게 영향을 받게 된다. 따라서 PN특성 향상을 위해 PLL(phase locked-loop) 디자인이 중요시 되는데, 구리 배선을 사용하는 eWLB기술은 이러한 인덕터를 형성하는 데 여러가지 이점을 가진다. 인덕터의 quality factor(Q-factor)를 향상시킬 수 있고, 또 배선 간격 10um 이하의 미세한 패턴 형성이 가능하며, 반도체 공정을 사용하기 때문에 배선 CD(critical dimension)의 변화가 매우 적어 고주파에서의 RF 전기적 특성이 매우 안정적이라는 점이 그것이다.
5. Towards Efficient and Reliable 300mm 3D Technology for Wide I/O Interconnects [3D TSV, 3D packaging]
P. Coudrain, J.-P. Colonna, C. Aumont, G. Garnier, P. Chausse, R. Segaud, K. Vial, A. Jouve, T. Mourier, T. Magis, P. Besson, L. Gabette, C. Brunet-Manquat, N. Allouti, C. Laviron, S. Cheramy, E. Saugier, J. Pruvost, A. Farcy and N. Hotellier
STMicroelectronics, 850 rue Jean Monnet, 38926 Crolles Cedex, France
CEA, LETI, MINATEC Campus, 17 rue des Martyrs, 38054 Grenoble Cedex 9, France
Email: perceval.coudrain@st.com
본 논문은 휴대용 제품에 사용되는 application processor(AP)와 wide IO(Input Output) 메모리 적층에 3D TSV 기술을 적용하여 MEOL (Midend of Line) 공정 개발 및 daisychain chain 시편의 신뢰성 평가에 대해 보고하였다. 65nm 기술을 이용하고 8x8mm 크기의 LSI 소자를 디자인하여 300mm 웨이퍼 시편을 제작하였으며, 특히 face-to-back 접합방법을 통해 wide IO 메모리의 작동 유무 및 전기적 특성 그리고 패키지 레벨에서의 신뢰성 등 각 공정의 중요 부분들을 연구한 결과를 보고하였다.
특히 표 1에서와 같이 다른 크기의 마이크로 범프 접합을 연구하였고, 패키지 조립 양률 결과도 보고하였다. Wide IO메모리와의 전기적 연결 및 기능이 정상적으로 작동함을 확인하였고 또한 최종 3차원 패키징을 마친 후 신뢰성을 평가하여 표 2에서 보인 바와 같이 JEDEC 표준 신뢰성 기준에 적합함을 보여주었다.
3D TSV기술은 반도체 공정 기술을 이용하여 복잡한 공정기술로 인해 대학 및 연구소에서 진행하는 데 많은 어려움이 있다. 현재 파운드리와 반도체 회사들 일부에서 시제품을 내놓은 상태이다. 이 논문과 같이 종합적이고 포괄적인 기초 공정 연구 및 전기적 특성, 그리고 신뢰성 연구 결과는 다른 연구자들에게 좋은 데이터 및 본보기가 될 것으로 생각된다.
그림 18. Phase-Noise(PN) 특성도: 파랑 곡선(측정 데이터), 빨강 곡선(시뮬레이션 데이터)
그림 19. Voltage에 따른 3가지 인덕터 디자인의 VCO특성 Tuning range의 변화 곡선.
6. Thin Glass Substrates Development and Integration for Through Glass Vias (TGV)
with Cu Interconnect [2.5D TSV interposer technology]
Bor Kai Wang, Yi-An Chen, Aric Shorey, Garrett Piech
Corning Advanced Technology Center/Corning Incorporated,No.88, Ruihu St., Neihu Dist., Taipei, Taiwan 114
Mail : wangbk@corning.com
본 논문은 유리 기판을 이용해서 TSV 인터포저용 기판을 형성하는 기초 연구에 대해 보고하고 있다. 3D TSV를 이용해서 기판을 만드는 방법은 기존의 반도체 웨이퍼의 크기와 공정 자체를 고려해 볼 때 경제적으로 범용화 시키기에는 어려운 점이 있다. 하지만 유리의 물리적 특성 및 큰 기판 크기, 또한 첨가재료에 따른 효과적인 특성변화 등 재료가 가지는 이점이 최근 들어 크게 각광 받고 있다. 따라서 실리콘 재료를 사용하지 않고, 유리재료를 이용해서 기판 (interposer)을 만드는 연구가 재료 업체 및 연구소 등에서 진행 중이다. 아직 2.5D TSV 인터포저의 공급원에 대한 확실한 비즈니스 모델이 준비되지 못한 이유 때문에 좀더 양산화되는 데 시간이 걸릴 것으로 생각된다. 보다 간단한 공정 및 저가격의 TSV 인터포저의 기술 개발 및 공급원 확대가 필요하며 현재 폴리실리콘(poly-Silicon), 유리 등을 이용한 재료로 저가격을 실현하고자 연구하는 것으로 알려져 있다.
유리를 사용하게 되면 실리콘이 가지는 크기의 제한에서 벗어나 패널 크기의 기판을 제작할 수 있는 장점도 있다. 또한 그림 17 에서와 같이 롤투롤(role-to-role) 방식을 사용하게 되면 대량생산이 가능하게 되어 경제적인 이점을 가지게 된다. 본 연구에서는 그림 26, 27, 28 과 같이 유리 기판에 다양한 크기와 깊이의 TSV를 형성하는 연구와 또한 습식, 건극 그리고 레이저를 이용한 방법을 통해 다양한 blind via를 형성한 결과를 발표하였다. 아직 이후 도금 및 후배선 공정 등 전체 제조 공정적으로 많은 부분에 미흡한 점이 있으나, 대량생산 측면에서는 깊이 있게 연구해야 할 분야로 생각된다. 앞으로 공정의 안정성 및 패키징 후의 신뢰성 그리고 전기적 특성에 대한 보다 많은 연구 결과가 필요하다.
그림 20. 3D TSV 비아 노출을 위한 MEOL(Midend of Line) 공정 개략도
그림 21. 비아를 노출 시킨 후 40마이크론 직경의 Au pad를 도금법으로 형성한 사진
7. Silicon Wafer Thinning and Backside Via Exposure by Wet Etching [3D TSV, process development and integration]
Naoya Watanabe1*, Takumi Miyazaki2, Masahiro Aoyagi1, and Kazuhiro Yoshikawa3,4
1 Nanoelectronics Research Institute, National Institute of Advanced Industrial Science and Technology,
AIST Tsukuba Central 2, 1-1-1 Umezono, Tsukuba-shi, Ibaraki 305-8568, Japan
2PRE-TECH AT CO., LTD.
Semicon Technopark, 1-15 Fukuhara, Koshi-shi, Kumamoto 861-1116, Japan
3Graduate School of Engineering, Tohoku University, 6-6-10 Aza Aoba, Aramaki, Aoba-ku, Sendai-shi, Miyagi 980-8579, Japan
4Apprecia Technology Inc.,
Okayama Research Park, 5311, Haga, Kita-ku, Okayama-shi, Okayama 701-1221, Japan
*Phone: +81-29-849-1463, Fax: +81-29-862-6511, E-mail: naoya-watanabe@aist.go.jp
본 연구는 3D TSV MEOL 공정에서의 실리콘 습식 에칭 공정에 대한 연구이다. MEMS 제조에서 많이 사용되는 KOH 와 HF/HNO3 공정을 적용하였다. HF/HNO3는 실리콘을 에칭하는 공정에 적용하였고, KOH는 다른 첨가제와 함께 TSV를 노출하는 공정에 사용하였다. 실리콘 에칭 속도는 HF/HNO3의 경우 600~800μm/min 그리고, KOH의 경우는 4μm/min 이다.
그림 22. 구리 TSV 를 노출시킨후 SEM 단면도
그림 23. 3D TSV 패키징의 단면도
표 1. 범프 크기에 따른 3D TSV 패키징 에셈블리 양률
표 2. 3D TSV 패키징 시편의 thermo-mechanical cycling(TMC) 신뢰성 평가 결과
그림 24. 롤 방식의 유리 기판의 대량 생산법
표 3. 유리 재료의 물리적, 전기적 특성
그림 25. 표면강도 측정 비교치(유리와 실리콘)
그림 26. 유리 TSV 인터포저에 구리 도금으로 비아를 형성한 SEM 단면도
그림 27. 레이저를 이용해 형성한 비아의 (A) 앞 부분과 (B) 뒷 부분의 직경 차이
그림 28. 유리 기판에 완통(complete throughhole) 비아를 형성한 단면도.
본 연구에서는 8인치 웨이퍼를 적용하였고, 50um 두께의 TSV 웨이퍼를 최종 목표 시편으로 사용하였다. 습식 에칭 방법은 dry 공정에 비해서 장비가격이 저렴하고 공정도 간단해 대량생산에 용이하지만, 에칭률의 조절 및 에칭후 표면 조도 그리고 두께 변화 등의 문제가 있다. 따라서 이러한 부분에 대한 구체적인 연구가 필요하다.
또한 12인치 이상 웨이퍼의 크기가 증가할 경우 에칭률의 조절 및 공정 품질이 중요해지며 에칭후의 기계적 특성에 대한 평가도 필요할 것으로 보인다.
8. Analysis and Comparison of Methods for Extracting the Inductance and Capacitance of TSVs
[3D TSV, Electrical performance and characterization]
Ivan Ndipa, Kai L¨obbicke, Kai Zoschke, Stephan Guttowski, J¨urgen Wolf,
Herbert Reichl and Klaus-Dieter Lang
Fraunhofer IZM, Gustav-Meyer-Allee 25, 13355 Berlin.
Technische Universit¨at Berlin, Straβe des 17. Juni 135, 10623 Berlin.
aivan.ndip@izm.fraunhofer.de
본 연구는 3D TSV에서의 인덕턴스(inductance)와 정전용량(capacitance)을 전자기의 numerical 수식과 분석법, 그리고 Ansys Q3D, HFSS를 사용하여 전산모사하였고 또한 실제 시편에서의 측정을 통해 계산값과 측정값을 비교하였다.
20um의 직경을 가지고 90um 두께 그리고 40um의 비아 피치 GS(Gound-Singal), GSG(Ground-Signal-Ground) 구조의 시편을 제작하여 40Ghz까지의 고주파영역까지 인덕턴스와 정전용량을 측정하였다. 그림 31-32에 수식에 의한 계산값과 Q3D방법을 통해 계산된 값이 잘 일치하였으며, 그림 33-34에는 GSG 구조에서의 수식에 의한 계산값과 측정값이 40Ghz까지 잘 일치함을 보였다. 이 방법으로 보다 간단한 방법으로 TSV의 인덕턴스와 정전용량을 예측할 수 있음을 보였다.
그림 29. KOH법을 통해 습식 에칭후 실리콘 계면 단면 TEM 사진
9. Substrateless Sensor Packaging Using Wafer Level Fan-Out Technology [Fanout wafer level packaging, Embedded Substrate Technology, MEMS packaging]
M. Br¨undel1,3,a, U. Scholz1, F. Haag1, E. Graf1, T. Braun2 and K. F. Becker2
1Robert Bosch GmbH, Stuttgart.
Mail: Mathias.Bruendel@de.bosch.com
2Fraunhofer Institute for Reliability and Microintegration, Berlin, Germany.
3Mathias Br¨undel, Robert Bosch GmbH, Postfach 106050, 70049 Stuttgart, Germany.
3Robert Bosch GmbH, Postfach 106050, 70049 Stuttgart, Germany
본 논문은 가장 차세대 패키지 기술로 각광받고 있는 Fanout(FO) 웨이퍼 레벨 패키지 (WLCSP)와 임베디드 기판 기술에 MEMS 소자를 적용해 공정과 신뢰성을 평가한 결과를 보고하였다.
압력소자와 가속도 소자 2가지와 각각의 컨트롤 소자의 2개의 멀티칩 패키징 구조로 Fanout WLCSP와 임베디드 기판의 2가지 방법으로 각기 시편들을 제작하였다. Fanout WLP방법으로는 eWLB(embedded wafer level ball grid array) 방법을, 임베딩 기판 기술로는 Direct Laser Imaging(DLI) 방법을 사용하였다. 시편 제작 후 신뢰성 및 특성 평가 결과 모두 평가 기준을 충족하였다. 이 두 가지 방법 모두 실제 제품에 적용하기에는 아직 양산 기술 및 제품 평가가 완전하지는 않지만 앞으로 새로운 멤스 패키징 기술로서 그 가능성을 충분히 보여준 연구 결과이다. 멤스 소자의 경우는 전자 접속단의 수가 많지 않기 때문에 상대적으로 큰 다이 패드 피치와 두꺼운 금속 배선폭 등을 사용할 수 있어 임베딩 기판 기술이 좀더 경제적으로 적합한 것으로 생각된다. 다만 임베딩 기판 기술은 기본적으로 기판공법을 사용하기 때문에 양률이 제한적인 것이 양산에 적용할 경우 가장 큰 문제점일 것이다.
10. Chip-Package Interaction: Challenges and Solutions to Mechanical Stability of Back End of Line at 28nm Node and Beyond for Advanced Flip Chip Application [Advanced Packaging, flipchip design and reliability]
Frank Kuechenmeister1,a, Dirk Breuer1, Holm Geisler1, Jens Paul1,
Chirag Shah2, Kashi Vishwanath Machani1, Sven Kosgalwies1,Rahul Agarwal3 and Shan Gao3
1GLOBALFOUNDRIES INC., Wilschdorfer Landstrasse 101,01109 Dresden, Germany.
Mail: frank.kuechenmeister@globalfoundries.com
2GLOBALFOUNDRIES Inc., 1050 E Arques Ave,Sunnyvale, CA 94085, USA.
3GLOBALFOUNDRIES Inc., 400 Stone Break Road Extension,
Malta, NY 12020, USA
최근 새로운 반도체 소자의 기술 개발에 따라 더욱 많은 수의 입출력단자(IO)와 적은 크기의 범프가 요구되고 있다. 따라서 미세 피치 (<100um) 의 플립칩 패키징이 고성능 반도체 소자에 많이 사용되고 있다. 본 논문은 28nm 소자의 개발에 필요한 패키징 어셈블리 평가용 기술개발에 대해 논하고 있다. 반도체 소자를 제작하여 패키지에서의 신뢰성 평가를 위해서 파운드리 회사에서는 CPI(Chip-Package Interaction) 소자를 개발하고 이를 통해 최종 제품 신뢰성까지 확보하게 되었다. 여기에는 반도체 칩, 패키징 공정, 구조에 따른 기계적 특성 및 전기적 특성을 평가하는 다양한 테스트 회로와 평가 방법이 적용된다. 한편 그림 39에서와 같이 ULK(unltra low-k)의 저유전 재료가 사용되어 더욱 더 적은 전류를 사용하며 전기적 특성을 향상시키려는 노력이 있지만 이와 같은 ULK 재료의 경우는 기존의 USG(undopped silica glass, 산화규소, SiO2)나 LK(low-k) 재료에 비해 기계적으로 취약하다. 따라서 그림 40과 같은 불량이 칩 내부 또는 칩 표면 근처에서 발생하게 된다.
표 4에 패키지 상태에서의 신뢰성 테스트 결과를 보고하였다. JEDEC 표준 신뢰성 평가법이 사용되었다. 그림 41는 플립칩 패키지에서 범프에 의한 내부 유전체층의 불량을 분석하기 위해 새로이 고안된 Bump Assisted BEOL Stability Indentation (BABSI) 방법으로, 파괴적 방법으로 플립칩 범프에 응력을 줌으로써 칩 내부의 파괴거동을 관찰하고 이를 통해 칩과 패키지의 기계적 신뢰성을 검증하는 방법이다.
UBM 직경의 영향(60um -> 95um), 구리기둥의 높이 변화(Copper pillar height, 45um -> 80um) 그리고 알루미늄 패드의 두께(1.4um-> 3.5um)에 따른 ULK 층의 불량이 나타난다. 이는 BABSI방법으로도 검증된 결과이다. UBM의 직경이 감소할수록, 기둥 범프의 높이가 커질수록 불량 정도가 증가하며 알루미늄 패드의 두께가 감소할수록 불량률이 증가한다. 단순한 재료의 특성뿐만 아니라 공정 변수 그리고 소자의 기계적 구조 등 점점 복잡하고 다양한 자료들을 수집하여 총체적으로 기계적 특성을 예측하려는 노력이 계속 진행 중이다. 구리 기둥 범프가 80um pitch 이하로 범프 피치가 감소함에 따라 점차 더욱 많이 사용되고 있다. 이는 구리 기둥 범프가 가지는 일렉트로마이그레이션 특성 및 열적 특성 향상과 미세 피치를 사용할 수 있다는 장점 때문이다. 하지만 그림 52에서 보인 바와 같이 구리기둥의 경우는 솔더 범프에 비해 칩의 ULK 층에 26% 이상의 응력을 주게 되어 기계적으로 취약해진다. 또한 50um 높이의 구리기둥 범프가 70um 높이의 구리기둥 범프에 비해 더욱 낮은 응력을 가지는데 이는 높이가 증가함에 따라 휨에 의한 응력이 증가하여 기계적으로 ULK층에 더 큰 응력이 가해지기 때문이다.
앞으로 22/20nm 그리고 14/12nm로 반도체 기술이 발전함에 따라 패키징에 따른 더욱 많은 기계적 신뢰성이 요구될 것이다. 특히 2.5D/3D TSV 기술이 개발됨에 따라 구조적인 응력과 패키지 디자인에 따른 신뢰성 문제 등 CPI 방법을 통해 반도체 공정기술과 패키지 공정 기술 그리고 칩 설계, 패키지 디자인 등의 문제점 등을 초기에 발견하고 설계 및 디자인 신뢰성 라이브러리와 같은 데이터베이스를 완성해서 보다 용이하게 새로운 기술을 적용할 수 있게 될 것이다.
그림 30. Cu Via를 노출시킨 후의Cu/Ta 계면 SEM 단면도. 산화규소막이 에칭 부분을 확실히 보호하고 있다.
그림 31. GS 구조의 3D TSV의 수식을 통해 계산된 주파수 변화에 따른 인덕턴스 변화를 Q3D전산모사결과와 비교하였다.
그림 32. GS 구조의 3D TSV의 정전축전용량 계산값과 Q3D 전산모사 결과와 잘 일치함을 보여준다.
그림 33. GSG 구조의 3D TSV의 수식을 통해 계산된 주파수 변화에 따른 인덕턴스 변화를 측정결과와 비교하였다.
그림 34. GSG 구조의3D TSV의 정전축전용량 계산값과 측정값이 잘 일치함을 보여준다.
그림 35. MEMS 압력 소자와 콘드롤러 디바이스를 Fanout WLP 방법으로 제작한 시편
그림 36. MEMS 압력 소자와 콘드롤러 디바이스를 Embedded Die Substrate방법으로 제작한 시편
그림 37. MEMS 엑셀로미터 소자와 콘드롤러 디바이스를 Fanout WLP방법으로 제작한 시편
그림 38. MEMS 엑셀로미터 소자와 콘드롤러 디바이스를 Embedded Die Substrate 방법으로 제작한 시편
그림 39. Ultra Low-k (ULK) 를 이용한 반도체 소자의 적층구조.
그림 40. ULK 소자의 파괴 거동, 내부 유전층의 균열 및 범프 주위의 passivation층의 균열.
표 4. 패키지상태에서의 신뢰성 평가 실험결과
그림 41. Bump Assisted BEOL Stability Indentation (BABSI) 방법
그림 42. TSV와 마이크로 범프 기술을 이용한 2.5D 인터포저 패키징.
결론 (학회 총평)
반도체 기술은 앞으로 집적회로 소자에 트랜지스터뿐 아니라 보다 많은 능동형, 수동형 소자들이 함께 융합될 것이다. 이를 하나의 소자로 이루어진 시스템(single-chip system) 또는 SOC(System?on-Chip) 이라 부른다. 이러한 기술은 집적회로 블록들을 서로 연결하는 2차원적 또는 평면적 융합기술로 이미 일부 제품들은 시장에 등장하고 있다. 하지만 통신 및 무선응용에 있어 이와 같은 SOC기술은 아직까지는 많은 문제점들을 드러내고 있다. 따라서 3차원 패키징, SIP(System-in-Package)는 현재 SOC의 문제점을 해결하고, 소형화와 기능의 다양화 측면에서 많이 상용화 되고 있다. 특히 센서(sensors), 메모리(memory modules) 그리고 메모리 기능을 탑재한 임베드디 프로세서(embedded processors with DRAMs) 등이 그 응용의 예가 될 것이다.
이러한 3차원 접속기술로 3차원 실리콘 관통홀 기술(3D Through Silicon Via Technology)을 통해 실리콘 칩-실리콘 칩, 웨이퍼-웨이퍼, 그리고 실리콘 기판 기술이 새롭게 각광받고 있다. 반도체 소자의 node 기술(28nm, 22/20nm etc.)이 점차 발전함에 따라 더욱 적은 비아 크기의 3차원 접속이 요구되고 있다.
비아(Via)사이즈가 작아짐에 따라 피치도 감소하고 점차 패키지의 범주와 디바이스 제작의 범주가 겹쳐지며 서로가 서로의 기술과 요구사항을 잘 이해하고 공동으로 연구 개발하는 노력이 필요하게 되었다.
새로운 패키징 기술인 SOP(System?on-Package) 기술은 패키지 소장과 기판이 하나의 시스템 패키지로 융합되어 기존의 SOC, SIP 그리고 전통적인 System-on Board(SOB)의 문제점들을 해결하고자 하였다. IC칩과 패키지가 함께 디자인되고, 이를 고려한 제조와 패키지 및 시스템 제품개발이 진행되고 있다. 이러한 SOP 기술은 안테나(antennas), 주파수 필터(filters), 디커플링 캐파시터(decoupling capacitors), 멤스(MEMS) 등 다양한 기능성 소자 들을 경박단소화하여 기판에 삽입하거나 회로들을 직접 기판 위 또는 내부에 형성할 수 있는 특징을 가진다. 이와 같은RF, 광학, 디지털, 센서 그리고 바이오 기능 등을 최적화하는 디자인이 시스템 단위로 진행되고, 특성, 소형화, 그리고 신뢰성에 대한 일체화된 연구를 통해서 낮은 제조가로 다양한 기능의 전자시스템 제품들을 만들어 낼 수 있다.
이번 EPTC2012 학회는 새로운 기술에 대한 많은 도전을 제시하며 또한 실제적이고 양산에 관련된 발표 논문들이 많이 발표된 것이 상당히 눈에 띄었다. 또한 기존 패키징이 가진 개념적 범위가 점차 광범위해지면서 보다 다양한 접근 방법으로 기존의 패키징 기술과 새로운 기술의 혼합을 꾀하고, 특히 웨이퍼 상태에서의 융합기술(wafer level integration) 을 통한 경박단소화와 다양한 기능의 칩을 일체화하려는 노력이 많이 엿보였다.
또한 3D TSV를 통해 3차원 패키지 기술과 응용에 대한 많은 관심과 앞으로의 전망을 이끌어냈다. 많은 참석자들의 논문과 관심은 대부분 새로운 기술의 소개와 앞으로 다가올 미세피치, 고기능화(특히 융합기술), 소형화에 초점이 맞춰져 있었으며, 특히 TSV를 이용한 3차원 패키징 기술을 이용한 다양한 형태의 SiP 기술과 3차원 패키지 제조에 집중됐다. 새로운 공정기술이나 접속기술, 그리고 3차원 패키징 논문이 발표되는 학회장에는 매우 많은 사람들이 참석하여 경청했고, 많은 질문들과 각 기술간 비교에 대한 논의가 있었다. 최근에는 OSAT(oustsourced semiconductor assembly and Test) 라는 비즈니스 용어가 나올 정도로 반도체 업계에서 패키징은 중요시되고 있고, 많은 반도체 관련 잡지와 저널에서도 패키징 관련 사항과 새로운 기술들은 늘 비중있게 다뤄지고 있다. 특히 기존의 IDM (integrated device manufacturing)들이 비즈니스 모델에서 수직적 융합구조(vertically interated structure)에서 수평적 구조나 핵심사업에만 집중하고 나머지는 아웃소싱하는 구조로 가고 있다. Qualcomm, Broadcomm, Mediatek, Marvell, nDivida 와 같은 회사들은 모두 휴대용 통신 부품 중심의 fabless회사들로 wafer fab과 packaging house를 비즈니스 파트너로 삼고 있다.
또한 많은 IDM 회사들도 Fablight 모델을 적용해서 반도체 어드밴스드 노드 공정을 외부에 맡기고, 내부적으로 안정되고 경제적으로 이익이 있는 공정을 유지하는 복합된 생산구조를 가지는 비지니스 형태로도 많이 진행 중에 있다.
앞으로는 비지니스 모델과 공급사슬체계가 더욱 복잡해지면서 서로 상생의 이익을 위해서 팀워크나 연합(alliance)과 같은 비즈니스 구조가 대세를 이룰 것이며, 보다 전문화된 분야에 집중하여 기술 및 가격 및 경제적 우위를 갖추는 비즈니스 모델이 반도체 패키징 분야에서도 중요한 역할을 하게 될 것으로 생각된다.
따라서 이러한 산업 환경의 변화에 맞는 연구 방향 및 협력 체계가 필요할 것으로 본다.
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신윤오 기자
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