[TechReport] UCle, SoC 혁신을 위한 칩렛 생태계의 도래

[시높시스=마뉴엘 모타(Manuel Mota)] 자율주행 자동차. 화성의 헬리콥터형 드론. 세계 어디서든 조작 가능한 온도조절기. 그 다음은 무엇을 생각해 볼 수 있을까? SF 작가이자 미래학자인 아서 클라크(Arthur C. Clark)는 “고도로 발달한 기술은 마법과 구별할 수 없다”고 말했다. 그런데, 실제로는 마법이 아니라 기술이다. 따라서 소위 “마법”을 실현하기 위해서는 많은 난관을 헤쳐 나가야 한다.

가장 큰 난관 중 하나는 전통적인 모놀리식(monolithic, 단일) SoC(시스템 온 칩) 설계에서는 PPA(소비전력·성능·면적) 한계에 지속적으로 봉착한다는 점이다. 다음 단계의 큰 혁신을 달성하고 PPA 한계를 넘어서려면 디자인을 다르게 해야 한다. 그리고, 바로 이를 위한 트렌드가 멀티 다이(die) 칩 디자인이다.

멀티 다이 디자인은 각 기능을 지원하는 개별 다이, 즉 칩렛(chiplet)으로 구성된다. 칩렛은 2D나 2.5D 패키지에 병렬로 조립되거나 3D 패키지에 수직으로 적층된다. 칩렛은 이종접합 방식으로 서로 다른 프로세스 노드에서 제작이 가능하다.

지금까지는 멀티 다이 아키텍처를 도입하는 것이 어려웠다. 초기에 이를 도입한 기업은 내부적으로 정의한 설계 및 검증 플로우에 모놀리식 칩 설계 방법론을 적용하여 자체적으로 인터페이스 기술을 개발했다. 그러나, 칩렛을 위한 시장이 ‘플러그 앤 플레이’ 같은 유연성과 호환성을 갖추고 진정으로 활성화되려면 업계 표준과 생태계가 필수적이다. UCIe(Universal Chiplet Interconnect Express) 사양을 적용하면 맞춤형으로 패키지 레벨에서 칩렛 집적이 가능해진다.

◆ 칩렛 기술이 주목받고 있는 이유

칩은 늘 더 많은 트랜지스터를 배치하는 형태로 발전하고 있으며, 현재는 레티클(Reticle) 한계에 봉착한 상황이다. 고도화된 디자인을 전통적인 모놀리식 SoC로 생산하려면 크기와 비용이 크게 늘어나며, 디자인 크기 증가는 수율 리스크 증가를 동반한다. SoC 구성요소를 분리하고 별도로 제작하여 서로 다른 기능을 단일 패키지에 함께 구성하면 낭비가 줄게 된다. KGD(Known Good Die)만을 패키지에 실장하여 비용을 줄이고 신뢰성을 크게 향상하는 것이 목적이다.

기능별로 최적화된 서로 다른 공정 노드의 서로 다른 구성요소를 지원하는 것 외에도, 멀티 다이 아키텍처는 디지털이나 아날로그, 또는 고주파 프로세스의 다이도 집적이 가능하다. 뿐만 아니라, 고밀도 3D 메모리 배열인 고대역 메모리(HBM)도 디자인에 반영할 수 있다.

예를 들어, 어떤 소자를 개발하는데 이더넷 인터페이스와 같은 I/O 인터페이스에는 최첨단 공정이 필요 없지만, 코어 프로세서에는 필요하다고 가정해보자. 이를 기능별로 적합한 노드에서 제작하면, 형태가 기능을 따르는 차원에서 촘촘히 PPA를 최적화하게 된다. 또한, 계층(tier) 간 기능이 구별되는 제품에서처럼, 동일한 I/O 서브시스템을 여러 소자에 사용하는 경우, 모든 I/O 인터페이스를 한 번에 제작함으로써 규모의 경제를 누릴 수 있다.

이를 기능과 상관없이 SoC 전체가 동일한 다이에 탑재되는 모놀리식 디자인과 비교해 보자. 이는 I/O 인터페이스가 최고급 사양과 동일한 프로세스에서 운영된다는 뜻이며, 만일 디자인의 한 구성요소가 고장 나면, 전체가 고장 난다는 것을 의미한다.

이 대량화 및 모듈화 유연성은 더 어려워지고 있는 시장 적시 공급에도 장점으로 작용한다. 표준 기능의 다이는 일종의 하드 IP로 믹스 매치할 수 있으므로, 디자인을 차별화할 수 있는 요소에 공학기술 역량을 더 집중함으로써 출시를 가속화할 수 있기 때문이다.

칩렛 기술은 뚜렷한 장점도 있지만, 선폭, 호환성, 데이터 무결성 관점에서 복잡도가 증가한다. 이 때문에, 멀티 다이의 디자인은 다이 간 연결을 맞춤형으로 개발할 리소스가 있는 대형 기업의 영역에 속해 있었다. 그리고 이 새로운 디자인 방법론이 탄력을 얻는 가운데, 맞춤형이 가능하다는 이 다이 간 연결의 특징이 호환성과는 상충되었다. 이러한 기술적 어려움에도 불구하고 칩렛 시장은 2024년까지 500억 달러(67조 8500억 원) 규모로 성장할 전망 이며, UCle는 이 성장을 가능하게 할 핵심 요인이다.

◆ 칩렛 설계에서 UCIe를 표준으로 선택하는 이유

사실 다수의 다른 표준이 멀티 다이 디자인의 과제를 해결하기 위해 등장했다. UCle는 2D, 2.5D, 브릿지 패키지를 지원하며, 향후 3D 패키지도 지원할 것으로 전망된다. 그리고 다이 간 인터페이스 스택 전체에 대한 표준으로는 UCIe가 유일하다. 나머지 표준은 특정 레이어(layer)에만 초점을 맞추기 때문에, UCIe와는 달리 프로토콜 스택의 다이 간 인터페이스 전체에 대한 포괄적인 기준을 제공하지 않는다.

시높시스는 EDA(반도체 설계 자동화) 및 IP(설계자산) 솔루션의 선두주자로서 미래에 UCIe 표준에 기여하기를 기대한다. AMD, Arm, ASE 그룹, 구글 클라우드, 인텔, 메타, 마이크로소프트, 퀄컴, 삼성, TSMC 등 UCIe 후원사와 함께 시높시스는 UCIe를 위한 유익한 생태계 확대를 적극적으로 지원하고 있다. 참여 기업의 오랜 경험과 폭넓은 활동이 UCle 사양의 무결성과 적용 확대의 바탕이 된다. 이 때문에, UCIe는 향후 설계를 위한 확실한 선택이 될 것이다.

◆ 모든 것은 스택에 : 미래에 대비한 설계

UCle는 오늘날 설계 대부분을 차지하고 있는 핀(pin) 당 8 Gbps에서 16 Gbps를 반영할 뿐 아니라, 네트워킹에서 하이퍼스케일(hyperscale) 데이터 센터에 이르는 고대역폭 애플리케이션을 위해 핀 당 32 Gbps도 반영한다. 다시 말해, UCle는 현재와 미래의 선폭을 지원한다. UCle는 ▲실리콘 인터포저, 실리콘 브릿지, 재배선층(RDL) 팬아웃(fanout) 등 첨단 패키지를 위한 UCle ▲유기 기판이나 라미네이트와 같은 표준 패키지를 위한 UCle 등의 패키지로 구성된다.

UCle 스택 자체는 세 개의 레이어로 구성되어 있다. 최상단의 프로토콜 레이어는 FLIT(flow control unit) 기반의 프로토콜을 구현하여 효율을 극대화하고 레이턴시(지연시간)를 단축하며, PCI Express (PCIe), CXL(Compute Express Link), 사용자 정의 스트리밍 프로토콜 등 가장 대중적인 프로토콜을 지원한다.

두번째 레이어는 다이 투 다이 어댑터를 통해 프로토콜이 중재되고 교섭되어 링크가 관리되는 곳이다. 순환중복검사(CRC)와 재시도(retry) 메커니즘을 바탕으로 한 선택적 에러 수정 기능도 이 레이어에 포함된다. 세번째 레이어인 PHY는 패키지 매체와의 전기적인 인터페이스를 구체화한다. 이 레이어에는 전기적 아날로그 프론트 엔드(AFE), 송신기, 수신기, 사이드밴드 채널이 있어 파라미터 교환과 두 다이 간 교섭이 이루어진다. 로직 PHY는 링크 초기화·트레이닝·교정(calibration) 알고리즘과 테스트 및 리페어(repair) 기능을 구현한다.

◆ 멀티 다이 솔루션, UCle 설계 과정을 더욱 수월하게

UCIe 도입 과정을 돕기 위해 마련된 종합 UCIe 솔루션에는 PHY, 콘트롤러, 검증 IP(VIP)가 있어 UCIe 구현을 가능하게 한다.

PHY는 표준 패키징과 첨단 패키징 모두를 지원하며, 고대역폭, 저전력, 짧은 레이턴시 다이 간 연결을 위한 첨단 핀펫(FinFET) 공정에서 사용 가능하다.

콘트롤러 IP는 PCIe, CXL 등 광범위하게 사용되는 프로토콜을 지원하며, CXS 인터페이스, AXI 인터페이스로의 브릿징에서와 같이 스트리밍 프로토콜을 통해 NoC(network-on-chip) 간 링크의 레이턴시 최적화를 달성한다.

VIP는 다양한 테스트 대상 디자인(DUT)을 전체 스택의 각 레이어별로 지원한다. PCIe/CXL 프로토콜 스택 유/무 테스트벤치 인터페이스, 사이드밴드 서비스 요청을 위한 API(Application Programming Interface), 트래픽 생성을 위한 API를 포함한다. 프로토콜 체크 및 함수(function) 커버리지는 각 스택 레이어와 시그널링 인터페이스에 있다. 확장 가능한 아키텍처와 시높시스가 정의한 호환성 테스트 스위트(suite)가 가능하다.

시높시스의 솔루션은 KGD(known good die)를 위한 테스트 기능과 에러 수정을 위한 CRC나 패리티(parity) 검사를 제공함으로써 견고하고 신뢰할 수 있는 다이 간 링크를 확보하며, 원활한 다이 간 연결을 구축하여 레이턴시를 최소화하고 에너지 효율을 극대화한다.

◆ 디자인 검증: 시스템 레벨 과제 극복에서 시뮬레이션, 에뮬레이션, 프로토타이핑의 역할

멀티 다이 디자인에서는 여러 스트리밍 프로토콜로 인해 전송 데이터가 증가하기 때문에 멀티 다이 디자인을 시뮬레이션하는 데에는 짧으면 며칠, 길게는 몇 달까지 걸릴 수 있다. 멀티 다이 SoC 검증을 위해, 우선 다양한 싱글 노드와 멀티 노드 모델을 만들어 이들 최소한의 시스템의 시뮬레이션을 통해 데이터 무결성을 확인한다.

이 시나리오가 테스트 완료되면, 시높시스 ZeBu 에뮬레이션 시스템을 사용하여 여러 프로토콜 레이어를 더 상위 레벨의 시스템에서 테스트할 수 있다. 그 다음에는 시높시스 HAPS 프로토타이핑 시스템을 사용하여 프로토타이핑으로 넘어갈 수 있다. 이처럼 모델에서 시뮬레이션으로, 그 다음 에뮬레이션에서 프로토타이핑으로의 순차적인 플로우는 시높시스의 검증 IP가 적용돼 실리콘 이전(pre-silicon) 단계에서 원활한 호환성을 확보하도록 할 것이다.

멀티 다이 디자인은 무어의 법칙의 한계를 뛰어넘을 수 있는 좋은 기회를 제공한다. 이를 통해, 고효율과 고성능을 새로운 수준에서 달성하고 전력과 공간은 더 줄일 수 있다. UCIe는 첨단 애플리케이션을 위한 이 새로운 방식의 디자인을 가속화한다.