선폭 기술에 따른 ESD 보호방식
상태바
선폭 기술에 따른 ESD 보호방식
  • 김희윤
  • 승인 2012.10.05 00:00
  • 댓글 0
이 기사를 공유합니다

선폭 기술에 따른 ESD 보호방식



발전된 CMOS 공정 기술들로 인해 IC 설계자들은 고성능의 소자들을 내놓을 수 있게 되었지만 최종 제품의 신뢰성을 보장하기 위해 추가적인 보드 레벨 ESD 보호 소자의 필요도 또한 증가하고 있다. 최신 CMOS 공정 기술들은 IC 성능에 다이 크기, 동작 전압, 전력 소모 감소, 속도 및 기능성 향상 같은 많은 발전을 가능하게 해준다.

글: 로버트 어쉬톤(Robert Ashton Ph.D), 보호 기능 및 규제 준수 전문가
온세미컨덕터 / /www.onsemi.com



IC 공정 기술 동향

CMOS 기술의 발전은 반도체 공급업체들이 점점 더 소형의의 집적회로(IC)를 생산할 수 있게 해주었다. IC 크기가 작아지면 많은 장점이 생기는데 즉 소형화는 더 많은 회로가 더 적은 면적에 자리할 수 있게 되고, IC 당 더 적은 비용으로 더 적은 실리콘 면적에 더 많은 기능을 구비할 수 있게 된다. 더 작은 특징을 갖는 CMOS 트랜지스터는 더 높은 성능을 가지고 있기도 하다.
결과적으로는 더 적은 비용에 더 많은 기능, 더 높은 성능이라는 윈-윈-윈(win-win-win) 상황인 셈이다. CMOS 선폭 기술의 미세화는 극적으로 진행되어왔다. 한쪽에선 0.18m나 0.13m 같은 성숙된 공정들이 주문형 아날로그/혼성신호 ASIC 프로젝트를 위한 저비용 솔루션으로 선택되며 첨단 디지털 IC 설계에서는 45nm, 32nm 뿐 아니라 심지어 28nm 같은 초미세 선폭을 향한 기술 진전이 이루어지고 있기도 하다.
선폭 기술의 미세화에 따른 부정적인 효과는 동작 전압이 낮아진다는 것이다. 더 낮은 IC 동작 전압에서 동작에 실패하면 이는 곧 게이트 산화막 실패로 이어져 트랜지스터의 노화 등 또 다른 신뢰성 문제들을 야기시킨다. 전압이 더 낮다는 것은 긍정적인 측면과 부정적인 측면이 있다. 긍정적인 측면은 전압이 낮아짐에 따라 전력 소모도 줄어든다는 점인데 이는 오늘날의 배터리 구동식 휴대 전자기기가 필요로 하는 장점이다. 그러나 부정적인 측면은 줄어든 동적 범위, 낮은 공급전압에 수반되는 더 낮은 신호대잡음비(S/N 비) 같은 다수의 전자 설계 문제가 있다는 것이다. 그런가 하면 컴퓨터에서부터 모바일폰에 이르기까지 전자 기기가 민감하게 반응하는 정전기방전(ESD) 등 전기적 스트레스의 경우 집적 회로 기술이 발전한 만큼 전압이나 전류의 크기가 변화하지 않았다는 것이다. 이로 인해 이제 더 낮은 전압의 ESD 현상이 첨단 IC들을 손상시키게 되는데 이는 전자 시스템을 ESD에 견디도록 설계하는 방식에 시사하는 바가 있다.
그것을 이해하기 위해서는 회로 설계에 온보드 ESD 보호소자를 포함시키는 방식을 이해할 필요가 있다. ESD 설계의 원리는 IC 레벨과 시스템 레벨이 비슷하다는 것인데 따라서 우리는 IC 레벨에서의 보호 방식에 대해 먼저 논하고 그 다음 시스템 레벨로 확장하고자 한다. 그리고 나서 온보드 ESD 보호와 적절한 보드 설계가 어떻게 시스템 레벨 ESD 설계에서 중요한 툴이 될 수 있는지 알아보도록 하겠다. 
모든 전자 부품과 회로는 그림 1에 나온 것처럼 세이프 가드 밴드(safe guard band)와 의도된 동작 전압 범위를 지닌다. 이 가드 밴드를 넘는 전압은 회로에 손상을 일으키는데 첨단 공정기술들이 더 낮은 동작 전압을 요구함에 따라 이 가드 밴드 영역은 좁아지고 있다. ESD 스트레스 동안 전압을 가드 밴드 영역 내로 유지하기 위해 ESD 보호 소자가 사용된다. 가드 밴드 영역이 줄어듦에 따라 ESD 보호 소자는 더 낮은 on 상태 전압을 갖도록 하여 전압들이 가드 밴드 영역 안에 있도록 할 필요가 있다. 과전압에 대한 보호는 보통 낮은 임피던스 경로를 제공함으로써 가드 밴드 영역 안에서 전압을 클램핑하는 소자를 이용하여 구현된다. 이것은 그림 1에서 전압 클램프로 설명된다. 
  


IO 핀을 위한 온칩 ESD 설계 샘플이 그림 2에 나와있다. 그림 2의 왼쪽에서 보듯이 전압 클램프가 on 상태가 될 입력 핀 상에 위치하여 전압이 정상 전압 범위를 초과하면 IC의 접지 버스로 가는 낮은 저항의 경로를 제공해 민감한 수신기를 초과 전압 및 전류로부터 보호한다. 이 클램프들은 단일 제너 다이오드나 그림에 나온 back to back 제너 다이오드 아니면 nMOS 트랜지스터로 형성된 특수 설계된 스냅백 스트럭처(snapback structure)가 될 수 있다.
두 번째로 인기 있는 접근방식은 그림 2의 오른 쪽에 나와있는 것 같이 스티어링 다이오드(steering diode)와 파워 서플라이 클램프를 사용하는 것이다. IO 핀 상의 접지에 대하여 네가티브인 스트레스는 스티어링 다이오드를 통해 접지로 가고 입력 게이트 상의 스트레스가 방지된다. 접지에 대하여 포지티브인 스트레스는 스티어링 다이오드를 통해 VDD로 가서 전력 레일에 오를 것이다.  VDD와 GND 사이의 파워 서플라이 클램프는 VDD 버스에서 접지로 스트레스 전류를 전도시킨다. 파워 서플라이 클램프는 간단한 제너 다이오드거나 아니면 VDD 및 GND간의 예상치 못한 전압을 탐지해내고 낮은 임피던스 경로를 제공하기 위하여 VDD와 GND 사이의 큰 트랜지스터를 on 상태로 전환시키는 능동 회로가 될 수 있다. 이 회로는 IO와 VDD 사이에서 스트레스에 대해 비슷하게 동작한다. 
그림 2 오른 쪽에 있는 두 세트의 스티어링 다이오드와 저항은 1차 보호부와 2차 보호부라 불리는 보호 방식의 일부이다. 1차 보호부는 IO 핀에 가장 가까운 다이오드 세트이고 대부분의 스트레스 전류를 전달하기 위한 것이다. 2차 보호부는 민감한 MOS 트랜지스터 게이트에 가장 가까운 다이오드 세트이다. 일부 스트레스 전류가 2차 보호부를 통과해 흐르겠지만 저항은 단순히 2차 보호부에 전달되는 전류를 제한하도록 돕는 것뿐 아니라 저항 양단의 전압 강하가 1차 보호부를 on 상태로 바꾸도록 돕는다. 이러한 종류의 보호 방식은 시스템 레벨 보호에 대하여 논할 때 다시 볼 수 있을 것이다. 



IC의 안전한 취급을 위한 ESD 설계와 시스템의 ESD 설계 사이의 주된 차이는 스트레스의 크기이다. 대부분의 IC에 구축되어 들어간 ESD 보호 기능은 대체로 ESD 현상이 드물고 강도가 세지 않은 곳의 ESD 조절 생산 시설에서 IC가 높은 수율로 처리될 수 있도록 하기 위한 것이다. 오늘날 첨단 IC의 ESD 대상은 1000 V HBM과 250 V CDM이다. 1000 V HBM을 위한 피크 전류는 150 ns 의 감소 시간으로 대략 0.67 A 이며, CDM 전류는 수 암페어지만 2ns정도만 지속된다. 이것은 ESD의 내구성에 대해 시스템을 테스트하는데 가장 흔히 사용되는 표준인 IEC 61000-4-2에 따라 일반적인 8 kV 스트레스에 대해 약 50ns의 특성 시간을 갖는 30 A의 피크 전류와 비교된다. 집적회로의 입력 및 출력 핀들은 특별한 설계 고려 없이 시스템 레벨 ESD 펄스에서 살아남을 수 없다. 
안전한 취급을 위한 IC의 ESD 테스트 및 설계와 시스템 레벨에서의 설계 사이의 차이가 대부분 크기의 문제라면 왜 단순히 시스템 레벨 ESD 내구성을 USB, Ethernet, HDMI, Display Port같은 시스템 레벨 IO에 실제로 연결되는 IO 핀에 설계해 넣지 않는가? 어떤 경우에는 이것이 가능하지만 대부분은 그렇게 하는 것이 현명하지 못하다. ESD 보호를 위한 디자인 구조는 더 작은 선폭기술의 피처들을 이용할 수 있느냐 하는 문제 때문에 더 작은 면적으로 줄여 집어넣을 수가 없다.
시스템 레벨 ESD 전류는 높은 값으로 새로운 세대의 기술들을 위하여 낮출 수 없다. 새로운 기술에서 시스템 레벨의 ESD 구조를 설계하는 데에는 이전과 거의 동일한 실리콘 면적이 필요하다. 그 면적의 비용은 새로운 기술에서 훨씬 높기 때문에 시스템 레벨 ESD 보호 비용은 기술이 발전될수록 더 올라간다. 한편 고속 데이터 라인에서는 보호 설계에서 매우 낮은 커패시턴스를 유지하는 것이 필요하다. 대부분의 새로운 기술에서 이것은 매우 어려운 과제이기도 한데 이는 보통 그러한 기술들이 높은 커패시턴스를 야기하는 매우 높은 실리콘 도핑 레벨을 가지고 있기 때문이다. 따라서 그림 3에 나온 TVS 소자와 같이 회로 보드 상에 위치한 ESD 보호 소자를 이용하는 것이 매우 바람직하다.   


ESD 보호 소자

시스템 설계자는 애플리케이션과 예상되는 오버 스트레스 타입에 따라 다수의 대안의 보호 제품 중에서 선택할 수 있다. 



한 가지 예가 MOV(Metal-Oxide Varistor)이다. MOV는 과도 성분에 빠르게 반응하지만 이들의 높은 커패시턴스는 신호 라인에 심각한 추가적 부하가 걸리게 한다. TSPD(Thyristor Surge Protection Device)는 텔레콤 및 이더넷 장비를 이들의 고전류 전달 능력으로 인한 서지로부터 보호하기 위해 종종 사용되지만 이 제품은 보통 너무 느리고 ESD로부터 효과적으로 보호하기에 너무 높은 턴온 전압을 가지고 있다. 폴리머 ESD 보호 소자가 이들의 낮은 커패시턴스로 인해 매우 높은 속도의 데이터 라인에 가끔 사용되지만 이들은 보통 매우 높은 턴온 전압을 가지고 있을 뿐 아니라 이들의 클램핑 전압은 현대의 집적 회로들이 견딜 수 있는 전압보다 몇 배나 높은 경우가 많다. 폴리머 IV 특성이 그림 1에 나와있다. 저전력에서 중간 전력에 이르는 대부분의 애플리케이션에서는 ESD 보호를 위해 실리콘 기반의 TVS(Transient Voltage Suppression) 다이오드가 선택되고 있다.


TVS 다이오드

그림 3에 TVS 제품을 사용한 예가 실려있다. TVS 제품은 IO 커넥터에 가까이 위치하고 있다. 이상적인 상황에서는 TVS 소자가 IC의 내부 회로 보다 먼저 on 상태가 되어 전체 서지 전류를 바로 접지로 보낸다. 실제로는 TVS 제품과 IC에 구축된 ESD 보호 구조간에 전류가 공유되는 경우가 많을 것이다. 이러한 배열은 그림 2에 나와있는, 앞에서 논한 온칩 ESD 보호의 1차 및 2차 보호에서 논한 것과 매우 비슷하다. 보드 상에 위치한 TVS 제품들은 온칩 ESD 보호 소자 보다 장점을 지니는데 이는 보드 상의 ESD 보호 소자에서 IC에 들어가는 전류의 흐름을 제한하고 1차측을 on 상태로 만드는 추가적인 전압 강하를 제공하면서 트랜스 컨덕턴스와 매칭 저항 같은 보드 속성들을 ESD 보호 방식의 일부로서 이용할 수 있기 때문이다. 온세미컨덕터는 다양한 애플리케이션들을 위해 업계 최저의 낮은 클램핑 전압을 갖도록 설계된 다양한 TVS 제품들을 만들고 있다.
다이오드 기반의 TVS 제품들은 MOV와 폴리머 기반의 ESD 보호 제품보다 이점이 있다. MOV와 폴리머는 포지티브 스트레스와 네가티브 스트레스에 대해서 항상 대칭적인 속성을 지닌다. TVS 소자들은 대칭과 비대칭 속성 모두를 가지고 설계될 수 있는데 하나의 제너 다이오드는 한쪽 극성에서 순방향 바이어스 다이오드 역할을 하고 반대쪽에서 제너 항복 다이오드 역할을 하면서 비대칭 속성을 갖는다. 이는 0 ~ 3.3 V 같이 한쪽 극성 만을 가진 회로 노드들을 보호하는데 이상적이다. back-to-back 다이오드들은 순방향 및 제너 항복 전도의 직렬 조합으로 행동하면서 양극과 음극 모두에 대해서 대칭적인 응답을 제공한다. 이것은 -3.3 V ~ +3.3 V 같이 0 V에 대해서 대칭적인 회로 노드들을 보호하는데 이상적이다.


파워 서플라이 디커플링의 이용

ESD 보호 어레이는 파워서플라이 디커플링 커패시터를 보호 방식에 추가할 수 있다. ESD 주파수에서 전력과 접지 간의 ?F 범위 세라믹 디커플링 커패시터들은 접지로 가는 낮은 임피던스의 경로를 보여준다. TVS 어레이에서 스티어링 다이오드는 ESD 전류를 보드 상의 전력 및 접지 라인으로 바로 보낼 수 있으며, 이는 그림 4에 나온 것처럼 보드 상의 과도 전압 성분들을 상당히 낮춰준다. TVS 어레이 내의 제너 다이오드는 전압 과도 성분들을 더 제한한다.
어레이 패키지 내에 들어가는 제너 다이오드는 매우 낮은 인덕턴스를 가지므로 ESD 현상 중에 일어날 수 있는 유도성 전압 스파이크의 제거에 매우 효과적이다. 그러기 위해서는 보드 레벨 커패시턴스가 TVS 어레이에 가까울 필요가 있으며, TVS 어레이와 커패시터 모두는 가늘고 긴 선로 같은 모든 고 임피던스 커넥션을 피하는 위치에 자리할 필요가 있다. 온세미컨덕터는 여러 애플리케이션에 적합한 TVS 어레이 제품들을 제공하는데 특정 애플리케이션들을 목표로 보드에 손쉽게 배치할 수 있도록 설계된 것들이 많이 있다. 




고속 데이터 라인의 보호

TVS 다이오드가 고속 데이터라인을 보호하기 위해 사용될 경우 관련 커패시턴스는 신호에 교란을 야기하여 데이터 무결성이 손상되게 할 것이다. 보호 소자가 없을 때의 USB2.0 신호 라인을 65pF 커패시턴스의 TVS 다이오드와 비교한 그림 5와 6의 아이 다이어그램들은 용량성 부하가 어떻게 신호 전이를 왜곡시키는 지를 보여준다. 그림 6에서는 USB2.0 마스크를 건너는 트레이스들이 높은 용량성 부하가 추가되었을 때 수용할 수 없는 신호 무결성을 보여준다. 설계자들은 신호를 저하시키는 커패시턴스를 추가하지 않고도 민감한 라인을 보호할 수 있는 ESD 보호 솔루션들을 찾아야 한다. 





그림 7은 0.5 pF의 초저 커패시턴스를 가진 온세미컨덕터의 고속 TVS 다이오드, ESD9L에서의 USB2.0 고속 신호를 보여준다. 이 아이 다이어그램은 논리값 1과 0의 평균값 또는 신호 상승 및 하강 시간에 주요한 변화가 없음을 보여주는데 이는 결국 소자가 신호무결성에 비치는 부정적 효과가 매우 미약함을 의미한다.




ESD 성능의 평가

전자부품의 ESD 속성은 전송선로 펄스(TLP) 측정을 통해 구할 수 있다. 표준화된 100ns 펄스 길이와 TLP에 사용되는 최대 40A의 전류는 ESD 현상에 일어나는 펄스 길이와 전류값과 매우 근사하다. TLP는 정의된 바와 같이 IEC 61000-4-2 시스템 레벨 ESD뿐 아니라 ANSI/ESDA/JEDEC JS?001?2011소자스 레벨 HBM(Human Body Model) 테스트에도 적용할 수 있다.
TLP 시스템은 지속 시간 및 전류의 크기가 시스템 레벨 ESD 이벤트와 동일한 범위에 있는 펄스로부터 각 데이터 포인트가 나온 I-V 곡선을 만드는데 사용된다. 동적 저항 및 전압 인터셉트 같은 것들에서 유도된 파라미터들과 이 I-V 곡선들은 서로 다른 TVS 소자들의 속성을 비교하는데 사용되며 이를 바탕으로 회로에서 소자의 성능을 예측할 수 있다.


결론

최신 CMOS 공정 기술들은 IC 성능에 다이 크기, 동작 전압, 전력 소모 감소, 속도 및 기능성 향상 같은 많은 발전을 가능하게 해준다.
설계 기술들이 점점 미세화 되어가고 있지만 ESD 전압은 여전히 변하지 않고 남아있는데, 이는 점점 매우 민감해지는 소자에 더 큰 위협이 되고 있다. 풍부한 애플리케이션 길잡이와 고속 애플리케이션들을 위한 로우 커패시턴스 소자들을 포함한 전용 보호 소자의 넓은 선택범위는 설계자들에게 가장 엄격한 스트레스 테스트 기준에 맞출 수 있는 튼튼한 제품을 만드는데 필요한 툴들을 제공한다.
 



댓글삭제
삭제한 댓글은 다시 복구할 수 없습니다.
그래도 삭제하시겠습니까?
댓글 0
댓글쓰기
계정을 선택하시면 로그인·계정인증을 통해
댓글을 남기실 수 있습니다.