반도체 공정 과정으로 기술 변화 짚어보기
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반도체 공정 과정으로 기술 변화 짚어보기
  • 선연수 기자
  • 승인 2019.10.23 08:45
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소형화와 고효율을 향해 고도화되는 반도체 기술

[테크월드=선연수 기자] 

 

 

1980년 대 한국에 반도체 산업이 들어선 후, 약 40년이 지난 지금까지 반도체 시장에서는 집적화, 소량화 등 각종 기술의 고도화가 이뤄졌다. 이로 인해 어떤 공정을 담당하는 산업은 시장의 흐름에 따라 휘청이고, 또 다른 공정을 맡는 산업은 눈에 띄는 성장세는 없어도 꾸준한 수요와 함께 시장을 유지해가기도 한다. 반도체 공정 과정을 짚어보며, 각 단계별로 어떤 변화를 거쳐왔는지 살펴보자.

 

웨이퍼 공정, 점점 더 크게

모래 속에 많이 존재하는 실리콘을 정제한 뒤, 실리콘을 진공 상태의 도가니에 넣어 녹인 후 원통 모양의 잉곳을 만들어낸다. 다이아몬드 톱으로 잉곳을 얇은 원판 모양으로 잘라 웨이퍼를 만든 뒤, 회로의 정밀도를 높이기 위해 연마 장비로 웨이퍼의 표면을 매끈하게 다듬는다. 연마 후 표면에 남은 물질을 세척하고 나면 회로를 그릴 수 있는 판이 마련된다.

소형화 추세를 따라 칩은 점점 작아져왔지만, 웨이퍼의 크기는 점점 커지고 있다. 1970년대에는 약 1~3인치(25~76mm)의 크기였다면, 현재는 12인치(300mm)의 웨이퍼를 주로 사용하고 있다. 더욱 커지는 웨이퍼 크기와, 칩 크기의 소형화로 인해 웨이퍼 한 장에 더 많은 칩을 만들어낼 수 있게 됐다.

 

웨이퍼에 숨을 불어넣는 산화 공정

 

[그림 1] 실리콘에 전기를 흐르도록 하기 위해 웨이퍼에 산화막을 도포한다(산화 공정).

 

실리콘 자체는 부도체 물질로 전기가 통하지 않는다. 전기가 통해 반도체로서 역할을 수행할 수 있도록 웨이퍼에 산화막(SiO2)를 덮어준다[그림 1]. 이는 절연막 역할을 함으로써 회로 간 누설전류를 방지하는 동시에 유전 역할을 하며, 이후의 공정에서 웨이퍼의 보호막으로 작용한다. 산화막을 입히는 방식으로는 열산화 방식이 주로 사용되며, 이는 건식산화와 습식 산화로 나뉜다. 건식산화는 순수한 산소를 이용해 산화막 생성 속도가 느려서 얇은 막을 도포할 때 사용되며, 습식산화는 용해도가 높은 수증기를 함께 이용해 산화막 생성 속도가 빨라서 두꺼운 막을 형성할 때 주로 이용된다. 이 공정에서는 각각의 산화 효율을 높이는 방식으로 기술이 전개됐다.

 

포토 공정, 초미세 반도체의 접전지

 

[그림 2] 산화막 위에 (양성)감광제를 도포한 후 마스크에 빛을 쏘아 회로 패턴을 찍어낸다. 이후 회로 모양에 따라 불필요한 감광제를 제거한다(포토 공정).

 

포토 공정에서는 먼저, 회로도가 그려진 마스크(Mask)를 웨이퍼 위에 위치시킨 후 빛을 통과시켜 회로를 새기는 노광 공정이 이뤄진다. 마스크란 컴퓨터 시스템(CAD, Computer-aided Design)으로 제작할 회로도를 설계한 뒤, 순도 높은 석영으로 만든 기판 위에 크롬으로 회로를 그려낸 도면을 말한다. 웨이퍼에 회로도를 그리기 전에, 먼저 산화막이 덮인 표면 위에 감광제를 도포한다. 이때 미세한 회로 패턴을 그리기 위해서는 감광제를 얇고 균일하게 분사해야 한다. 이후 웨이퍼에 마스크를 올린 뒤 빛을 쏘면, 마스크의 회로 패턴을 따라 빛이 통과해 웨이퍼에 그려지게 된다.

이후 진행되는 현상 공정은 노광된 회로 패턴을 따라 불필요한 영역을 제거하는 과정이다. 작업 후 도포된 감광제 위에 현상액을 뿌려주면, 노광된 부분과 노광되지 않은 부분이 빛에 의해 다르게 용해됨으로써 미세한 전자회로 패턴이 남게 된다. 이때 양성 감광제를 사용하면 빛이 닿은 부분이 제거되고, 음성 감광제를 사용하면 빛이 닿은 부분만 남게된다[그림 2].

여기서 현재 압도적인 우위를 차지하고 있는 기업이 ASML이다. 2017년 기준 노광장비 부문에서 85%이라는 독보적인 점유율을 보이고 있다. 최근 7nm 이하의 초미세 반도체 제작 경쟁에 있어 영향이 큰 부분이 바로 이 포토 공정이다. 특히 ASML은 이런 나노 단의 제품 제작에 필수로 사용되는 EUV 노광 장비 기술을 보유하고 있어 7nm 칩을 제작하는 삼성전자 등 반도체 업계 거물들은 ASML의 장비 외에 다른 선택지가 없는 상황이다.

 

수율을 좌우하는 식각 공정

 

[그림 3] 산화막 위에 (양성)감광제를 도포한 후 마스크에 빛을 쏘아 회로 패턴을 찍어낸다. 이후 회로 모양에 따라 불필요한 감광제를 제거한다(식각 공정).

 

회로패턴 이외의 부분을 제거하는 공정으로, 부식액을 이용해 감광액이 없는 부분의 산화막을 벗겨내 회로를 만들어낸다. 이는 부식액의 종류에 따라 건식과 습식으로 분류할 수 있다. 건식 식각은 반응성 기체나 이온을 이용하는 방식이며, 습식 식각은 용액의 화학적 반응을 통해 제거하는 방식이다. 이중 건식은 미세한 회로를 그리는 데 유리해 주로 사용된다[그림 3].

이는 EUV 포토 공정에 있어서, 식각 특성이 우수한 물질을 사용해 패턴의 결함과 수정작업을 줄인다. 즉, 이는 마스크의 제작 수율에 중요한 영향을 주는 영역이다.

 

복잡한 회로를 위한 박막 증착 공정

 

[그림 4] 웨이퍼 위 산화막에 박막을 덮은 후, 새로운 산화막이 올라가 앞서 공정을 반복한다. 이때 전도성을 위해 이온을 주입한다(박막 증착 공정). 출처: SK하이닉스

 

반도체는 앞선 산화 공정, 포토 공정, 식각 공정을 반복해 복잡한 회로를 만들어 내는데, 겹겹이 쌓인 구조를 반복하기 위해서는 회로를 구분하고 동시에 보호할 수 있는 얇은 박막을 필요로 한다. 1마이크로미터 이하의 얇은 두께를 가지는 박막을 웨이퍼 위에 입히는 과정을 증착 공정이라고 하며, 전기화학적 기상증착방법(CVD, Chemical Vapor Deposition)과 물리적 기상증착방법(PVD, Physical Vapor Deposition) 두 가지의 공정 방식이 있다.

CVD 방식은 사용하는 외부 에너지 종류에 따라 열 CVD, 플라즈마 CVD, 광 CVD로 분류되고, 도체, 부도체 등에 모두 사용할 수 있으며, 접합성과 박막의 품질이 좋다. 다만, 고온 상에서 공정이 진행돼, 소재 선택이 까다롭고 불순물의 오염정도가 높은 문제를 가진다. 그러나 플라즈마 CVD는 저온에서도 공정할 수 있으며, 두께 조절, 대량 처리 등의 장점으로 증착 공정에 주로 사용되고 있다. PVD 방식은 저압, 저온에서 진행되며, 박막의 품질이 높고 불순물로 인한 오염 정도가 낮으나, 속도가 느리고 장비의 비용이 높은 편이라 금속화 공정에서만 주로 사용된다.

박막 증착 공정에서는 반도체가 전기적인 성질을 띄도록 회로 패턴 연결 부분에 불순물을 주입하는 이온주입 공정을 거친다[그림 4]. 미세한 이온 가스를 웨이퍼에 균일하게 주입하며, 15족 원소를 넣으면 n형 반도체가, 13족 원소를 넣으면 p형 반도체가 만들어 진다.

증착 공정은 기술 흐름에 큰 영향을 받지 않지만, 박막의 응력이나 막질의 순도를 높이는 등 공정 효율을 높이기 위한 연구가 계속되고 있다.

 

알루미늄에서 구리로, 금속배선 공정

 

[그림 5] 구리가 접합되는 웨이퍼 면에 베리어 메탈을 증착 후, 구리 배선을 위치시킨다(금속배선 공정).

 

앞선 과정들로 웨이퍼 상에 그려진 회로가 동작할 수 있도록 회로 패턴을 따라 금속선을 연결하는 과정이다. 이때 배선 소재로는 전기가 잘 통하는 알루미늄, 티타늄, 구리, 텅스텐 등이 있으며 주로 알루미늄이 사용되다, 최근엔 다시 구리배선이 사용되는 추세다. 알루미늄의 경우 웨이퍼와의 부착성, 낮은 전기저항, 열적·화학적 안정성, 패턴 형성의 용이성, 신뢰성 등의 요건을 충족하지만 실리콘과 섞이려는 성질로 인해 접합면이 손상되는 것을 방지하기 위해, 웨이퍼와의 접합면 사이에 베리어 메탈을 증착시킨다. 그러나 전자의 이동이 발생해 수명이 짧으며 부식이 일어나게 된다. 구리의 경우 알루미늄보다 비저항이 낮아 전류가 더 잘 통하며, 보다 미세한 패턴을 제작할 수 있다. 대신 식각 공정이 어려우며, 산화막(SiO2) 확산 방지막을 필요로 한다[그림 5].

여기까지를 전공정으로 분류하며, 이는 반도체의 품질을 결정하는 중요한 단계라 치밀한 기술이 요구되는 구간이다. 한국수출입은행과 해외경제연구소의 ‘반도체 장비·소재산업 동향’에 따르면, 18년 기준 반도체 장비 산업 중 전공정 장비가 70%를 차지하고 있다고 밝혔다. 2017년 기준 전체 장비 산업에 대한 국가별 점유율은 미국이 44.7%, 일본이 28.2%, 네덜란드가 14.1% 순으로 나타나며, 한국은 3.6%에 불과한 실정이다.

 

불량을 걸러내는 EDS 공정

회로도가 완성된 웨이퍼들을 테스트해 불량품을 선별하는 EDS(Electrical Die Sorting) 공정은 다음의 과정을 거친다.

 

① ET 테스트와 WBI 공정

ET 테스트(Electrical Test)는 트랜지스터, 캐패시터, 다이오드 등 소자들의 전압·전류와 같은 전기적 특성을 테스트해 작동 여부를 확인하는 과정이다. WBI(Wafer Burn In) 공정은 웨이퍼를 가열한 뒤 전압을 가해 제품의 잠재적인 결함을 찾는 공정이다.

 

② Pre-Laser(Hot/Cold)

전기적 신호를 통해 웨이퍼 상 각각의 칩들 중레 불량품이 있는지를 판별하는 과정으로, 특정 온도에서 정상적으로 작동하는지 확인하기 위해 상온을 기준으로 높고 낮은 온도에서 테스트가 이뤄진다.

 

③ Repair와 Final 테스트

Pre-Laser 단계에서 온도 테스트를 통해 수선할 수 있다고 판단된 칩들을 수선하며, 작업 마무리 후 Final Test 공정으로 수선 여부를 재차 검증해 불량인지 최종적으로 결정한다.

 

④ Tape Laminate과 Back Grinding

Back Grinding은 웨이퍼 후면을 갈아 칩의 두께를 얇게 만들어, IC카드에 조립하기 쉽게 제작하는 과정이다. 이 공정 중에 발생하는 잔여물로부터 웨이퍼 표면을 보호하는 Tape를 씌우는 게 Tape Laminate 공정이며, Grinding이 끝나면 다시 벗겨낸다.

 

⑤ Inking

불량 칩에 특수 잉크를 찍어 육안으로 불량 여부를 식별할 수 있도록 만드는 공정이다. 불량 처리된 칩은 조립 작업을 거치지 않아 이후 과정에서 사용되는 기술 비용이나 인건비를 절감할 수 있다.

 

패키징 공정, 특허 경쟁지

 

[그림 6] 패키징 공정에서는 웨이퍼의 스크리브 라인을 따라 칩들을 분리해낸다.

 

먼저, 테스트를 마친 웨이퍼는 스크리브 라인으로 구분된 선을 따라 다이아몬트 톱이나 레이저 광선을 활용해 칩들을 각각 분리한다. 따로 분리된 칩을 베어칩(Bare chip) 또는 다이(die)라고 부른다. 이는 외부충격에 의해 손상되는 쉬운 상태이기 때문에 리드 프레임이나 PCB로 이동된다. 리드 프레임은 칩과 외부 회로 간의 전기 신호를 전달해주며, 외부로부터 칩을 보호한다. 반도체 접점과 기판의 접점은 가는 금선으로 연결하며 이를 와이어본딩이라고 한다. 연결이 끝나면, 온도, 습기 등 외부의 물리적인 환경으로부터 회로를 보호하고, 원하는 모양을 완성하기 위한 몰딩(Molding) 과정을 거친다. 칩을 화학 수지로 밀봉하고 나면 우리가 익숙하게 보는 반도체 완성품의 모습을 만날 수 있다. 이는 온도 테스트 등을 거쳐 최종 판매가 결정된다.

테스트와 패키징은 후공정으로 분류되며, 국내 반도체 산업은 주로 이 후공정을 주로 처리해왔다. 소형 기기의 붐으로 인해 더 작고, 가벼운 패키징 기술이 등장했으며, 현재도 매년 수십 건의 특허가 국가별로 쏟아지고 있는 상황이다.

 

- 이 글은 테크월드가 발행하는 월간 <EPNC 電子部品> 2019년 10월 호에 게재된 기사입니다.

 


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