자료 협조: KOSEN(한민족과학기술자 네트워크) / www.kosen21.org
EPTC학회는 아시아에서 열리는 반도체와 마이크로 시스템 패키징 관련 학회로서는 가장 큰 규모이며 이번으로 제13회를 맞이한다. IEEE CPMT(Components, Packaging and Manufacturing Technology Society)의 주관 하에 이번 학회에서는 35개의 세션에 모두 23개국으로부터164여 편의 논문이 발표되었으며, 키노트 발표, 6개의 Professional Short Course와 2일 간의 논문발표와 12여개의 패키징 장비 및 재료 관련 업체가 참석하는 전시회로 이루어졌다. 학회 참석 인원은 약 300여 명이었다. 한국, 중국과 대만, 동남아(말레이시아, 태국, 싱가포르) 등이 현재 세계 반도체생산과 전자 패키징의 중심세력으로 부상하고 있는 상황이며 현재 세계적인 반도체 및 3D TSV, TSV interposer, wafer stacking, 3D interconnects, Embedded technology 등의 패키징 관련 기술의 현황과 새로운 기술이 많이 소개될 것으로 기대되었다.
특히, AMKOR, ASE, SPIL, STATSCHIPAC, UTAC 등 세계적인 반도체 패키징 기업들, LIS, CISCO, ST Mico, FREESCALE, INTEL, IBM, INFINEON, TI, QUALCOMM 등의 기업체와 IMEC, IZM Fraunhofer, PRC(Packaging Research Center) in GIT(Georgia Insititute of Technology), KAIST, LETI-CEA, ITRI (Industrial Technology Research Institute, Taiwan), ETRI 등의 연구소 및 유수의 대학들이 다수 참여하여 새로운 응용과 기술이 어떻게 새로운 반도체 패키징과 소자에 적용되는 지에 관해 실용적인 면과 학문적 면 양 측면에서 모두 충실한 접근이 이루어졌다. 이번 학회에는 특히 유럽에서 많은 발표논문이 있었는데, 대부분 휴대용 모바일 기기를 위한 소형화, 집적화 그리고 경박단소화에 대한 논문들이 많았다.
이 글에서는 새로운 접속단 기술을 이용한 울트라 미세 피치 패키지(Miniaturiztion of with new interconeection scheme for ultra fine pitch applciations), TSV(Though Silicon Via) 기술, 몰딩 웨이퍼에서의 임베디드 소자 형성기술(Embedded passives on ultra thin wafer) 그리고 MEMS 소자나 SIP에 사용되는 칩/웨이퍼 본딩(Chip to wafer bonding, C2W or D2W)에 대한 논문의 기술적 중요사항을 사진과 함께 정리하였다.
학회 논문 발표 개요
이번 2011년도 EPTC 학회에서는 전세계 23국에서 168편이 넘는 논문이 발표되었다. 총 35개의 세션 그리고 5개의 패러렐 세션에서 논문이 각각 동시에 발표되었고, 350여명이 참석하였다. EPTC 2011 에서는 2번의 키노트 발표가 있었다.
첫 번째 키노트 발표자는 Dr. Mahadevan Iyer(Texas Instruments, USA)로 "Packaging Trends and Challenges for Low Power Devices"의 주제로 강연을 하였으며, 두 번째 발표자로는 Dr. Calvin Cheung(ASE Group, USA)이 "The DNA of Packaging"이라는 주제로 발표하였다.
이번 EPTC 학회는 반도체 업계가 점차 Fab-light 또는 Fab-less로 비지니스 모델을 변화함에 따라 그 중요성을 더해가는 반도체 및 전자 소자의 패키징 기술의 응용과 기술적 발전 방향을 예측하고 토론할 수 있었던 기회였다. 특히 반도체 및 마이크로 시스템 패키징 기술은 재료, 공정, 장비, 신뢰성 그리고 응용기술이 모두 조화롭게 이루어지면서 발전하고 있는 분야로, 소비자(consumer) 전자제품의 소형화와 경량화를 주도하는 기술이다.
최근 들어 휴대폰, PDA, 노트북 컴퓨터와 같은 휴대용기기 제품과 고사양 컴퓨터(high-end computer)에 대한 시장 및 기술적 요구로 반도체 패키징 시장은 큰 성장을 이루며 반도체 산업에서 매우 중요한 위치를 찾아가고 있다. 또한 실리콘을 이용한 광접속 및 광 접속기술도 새롭게 부각되면서 기존의 고속 통신응용에서 반도체 신호전달 방법으로 그 응용범위가 옮겨져 가고 있음을 알 수 있었다. 이번 학회에서는 특히 휴대폰 및 휴대용 기기에 적용하는 단박단소형 제품기술에 적합한 패키징 기술과 새로운 접속기술, 특히 신뢰성 평가에 대한 새로운 방법을 제시한 논문들이 많이 발표되었고 또한 많은 논의가 이루어졌다. 아래 표 1에 이번 EPTC 2011 학회의 전반적인 사항을 나타내었다.
총 3일 간의 학회기간 중 하루의 short course, 2일 동안의 학회 발표와 함께 논문발표 하루 전에 8개의 Professional Development Courses가 개최되었으며, 많은 연구원들과 엔지니어들이 참석하여 새로운 기술을 배우고 서로 교류하며 각자의 연구 분야에 대해 논의하는 모습을 볼 수 있었다.
이번 학회에서는 Cu wire본딩과 3차원(3D) 적층 기술에 대한 응용 및 적용에 대한 발표들이 많이 눈에 띄었다. 특히 Cu wire 본딩은 현재 패키징 산업에서 매우 중요한 위치를 차지하고 있으며 금값의 상승으로 인해 구리 본딩에 대한 관심과 적용 범위가 점차 넓어지고 있다. 또한 실리콘을 이용한 RDL, 임베딩 기술 등의 새로운 패키징 기술들이 계속해서 발표되었다. 이번 학회에서 가장 눈에 띄었던 것은 3D(3차원) TSV(through silicon via) 패키징에 대한 사람들의 많은 관심이었다. 작년 학회에서도 많은 논문들이 발표되었지만, 이번 학회에서는 기술적으로 작년에 비해 많이 향상되었고 문제점들을 해결한 논문들도 많이 발표되었다. 웨이퍼 적층기술, chip-to-wafer, chip-to-chip 적층 그리고 웨이퍼 관통 홀 접속기술(wafer through hole interconnection technology)과 관련된 논문 발표장에는 많은 청중들이 모여 3차원 패키징에 대한 높은 관심을 실감할 수 있었다.
또한 12여 개의 장비 및 재료업체들이 참석한 전시회에서는 각 회사에서 전문 엔지니어들이 직접 booth에 나와 기술적인 문제들을 함께 이야기하고 나누는 모습을 볼 수 있었다. 또한 패키징 분야에서 일하는 한국 엔지니어, 연구원, 교수, 학생 등 15여 명이 넘는 한국분들도 참석하여 논문을 발표하였다. 또한 해외 연구소 및 다국적 기업에서 활발히 활동하시는 많은 한국연구원들을 보면서 반도체 패키징 분야에서의 한국의 위상을 다시 한번 실감할 수 있었다. 사실 AMKOR, STATSCHIPPAC 모두 한국에서 성장한 세계적인 패키징 업체이기에 한국 반도체 패키징 기술에 대한 관심이 전세계적으로 많이 몰려있었다. 하지만 최근 들어서는 대만을 비롯하여 중국 엔지니어들이 대거 진출하여 큰 활약을 보이고 있다. 이번 학회에서 발표된 세션은 모두 35개로 모두 164개의 구두 발표가 있었다. 각 세션의 주요 논문은 4장에서 정리하기로 한다.
최신 반도체 패키징 기술의 동향
본 학회 발표에서는 3차원 적층 기술 및 웨이퍼 레벨 패키징 기술, 그리고 구리와이어 본딩이 가장 많은 관심을 끌었으며, 또한 임베딩에 관한 논문들도 계속해서 많이 발표되었다. 이는 반도체 산업계 동향과 밀접한 관계가 있는 것으로 생각된다. 몇 가지 두드러진 반도체 패키징 기술동향을 기조 연설을 바탕으로 다음 3가지로 정리하였다.
새로운 응용기술을 바탕으로 한 반도체 패키징 변화 추이
혁신적 반도체 기술의 발달을 주도할 제품군
•클라우드 콤퓨팅(cloud computing)
•자동차(Automotive)
•스마트폰(Smart phones)
•훈련용/연습용 장비(Exercise Equipment)
•오락(Entertainment)
•가정전자제품(Appliances)
•의료용 기구(Medical)
현재 반도체 기술은 휴대용 전자제품이 가장 강력하게 이끌고 있다. 특히 점차 휴대용 기기들이 더욱 향상된 성능, 적은 전력 소모 그리고 더욱 더 작고 가벼운 경박 단소화가 필요하게 됨에 따라 패키징 기술의 개발과 적용이 필요하게 되었다. 특히 스마트폰의 수요의 증가가 계속 되고 있고 또한 태블릿 매니아의 수요가 향후 3~5년의 반도체 시장을 주도할 것으로 많은 시장조사 및 반도체 기관 등에서 예측하고 있다. 또한 생활수준의 향상으로 앞으로 의료, 건강 그리고 보안에 관련된 전자제품에 대한 수요 또한 더욱 증가하게 되면서 점차 사용하기 쉽고 저렴한 가격의 제품들이 많이 보급될 것으로 생각되므로 이러한 새로운 제품군에 대한 패키징 기술도 필요해질 것으로 보인다.
3차원 반도체 패키징(3 Dimensional packaging)
지금까지의 반도체 패키징 기술과 접속단자 기술은 2차원적인 형태로 진행되어 왔다. 앞으로의 소형화와 경박단소화 그리고 보다 향상된 특성을 위해서는 3차원 기술을 현재의 기술에 접목시키는 것이 무엇보다 필요하다.
3차원 SiP 패키징을 형성하기 위해 필요한 여러 요소들을 그림 2와 같이 정리하였다. 여러 다른 기술은 또한 3차원 접속기술에서의 다양한 복잡성을 요구하기도 한다. 따라서 어느 용도에 사용되느냐에 따라 그 기술이 결정되는 것이다. 따라서 전통적인 패키징 기술, wafer-level-packaging, WLP('above' passivation), 또는 foundry level('below' passivation) 기술이냐로 구분할 수 있다. 이러한 기술들은 칩 적층, 패키지 적층 그리고 TSV를 이용한 칩 웨이퍼 적층으로 나누어진다.
3차원 접속기술을 구현하기 위해서는 3차원 수직 접속기술과 다층 접속기술, 그리고 임베디드 다이를 사용한 접속기술 그리고, 웨이퍼 Thinning 기술과 Thin wafer handling 등의 부가적인 기술을 요구한다. 3차원 패키징은 최근 들어 그 중요도가 매우 높아지고 있는 분야이다. 그간 현재의 반도체 기술로는 무어의 법칙을 계속 진행시키기 어렵다는 평가에 따라, 새롭게 칩이나 웨이퍼를 3차원으로 적층하여 집적도를 2배~3배 증가시키는 노력이 지속되어 왔었다.
휴대용 전자제품 경박단소화 및 저전력 패키징 기술 개발
휴대용 제품의 다양화와 대중화로 인해 이를 위한 패키징 연구가 활발히 진행되고 있다. 특히 제품의 소형화로 인해 점차 더욱 적은 전력을 사용하고 또한 열적인 문제를 해결하기 위한 논문들이 발표되었다. 3차원 적층 기술도 전기적특성(속도 및 사용전력 감소)을 향상시키는 가장 효과적인 방법으로 제시되기도 한다. 새로운 응용제품(의료, 가전, 에너지 측정)들이 융합된 제품들(Convergence of electronics with new applications(medical, home appliances, energy metering, etc.)), 전자 제품들이 점차 개인적으로 사용되고, 개인 취향에 맞는 다양한 선택의 폭도 넓어지고 있다.
아래의 TI의 발표 자료에서와 같이 더욱 많은 반도체 부품들이 사용되고 특히 모바일폰 이후 1인이 10가지 이상의 전자제품을 사용하게 되면서 더욱 더 많은 반도체 제품이 필요하게 되었고 이에 따라 패키징이 차지하는 역할도 점차 커지고 있다.
키노트 스피킹과 luncheon invited talk
1) Keynote Address: "Packaging Trends and Challenges for Low Power Devices"
by Dr. Mahadevan Iyer, Texas Instruments, USA
Mahadevan 박사는 이번 기조 연설을 통해 반도체 제품이 점차 휴대용에서 센서(sensor) 및 유비쿼터스(ubiquotus) 제품에 많이 사용됨에 따라 점차 더욱 더 많은 반도체가 필요하게 되며 또한 녹색환경제품의 요구로 인해 에너지 소모가 적은 반도체 소자의 요구가 많아지게 될 것이라고 주장하며, 앞으로 패키징 기술에 있어서도 이러한 추세를 따라 새로운 제품기술 개발이 진행되어야 한다고 발표하였다. 특히 아래의 4가지에 대해 강조하여 발표하였다.
•저전력 반도체 소자의 응용제품(Overview of low power applications)
•반도체 기술을 이용한 대체 에너지원의 기회(Opportunities for alternate energy sources using semiconductor technologies)
•저전력 반도체 소자를 이용한 패키징 기술의 추이(Packaging trends for low power devices)
•앞으로의 반도체 패키징 기술의 도전과 나아갈 방향(Challenges ahead for packaging technologies)
2) Keynote Address: "The DNA of Packaging ", by Calvin Cheung, ASE Group, USA
Cheung 박사는 패키징의 DNA라는 제목에서 현재 반도체 패키징의 당면 문제와 젊은 연구자들이 가지고 있는 궁금증에 대해 몇 가지 질문을 던지며 연설을 하였다.
•산업계에 대한 궁금증 - 저성장이 패키징 업계에 미치는 영향은?
•기술에 대한 관심 - 3D TSV, 구리 와이어본딩, 누가 주도권을 쥘것인가?
• 직장에 대한 걱정 - 어떤 분야에서 일해야 하나?
•호기심 - 언제 은퇴를 할 것인가?
Cheung 박사는 아래와 같이 4가지 분야에서의 기술이 계속적으로 패키징 기술을 주도할 것으로 예측하였다. 와이어본딩, 인캡슐레이션, 웨이퍼 범핑, 플립칩 패키징 등. 이러한 기술들이 계속해서 앞으로 패키징 기술에 중요한 역할을 미치게 되며 구리 와이어본딩, 언더필재료, 그리고 TSV, 구리 마이크로 범프, 파인 피치 플립칩 기술 등 새로운 기술들이 계속적으로 발전되었고 앞으로도 계속적인 진보가 있을 것으로 예측하였다.
또한 앞에서 질문했던 항목에 대해 아래와 같이 해답을 제시해 주었다.
•저성장의 시기는 앞으로 사람을 키우고 새로운 기술을 개발할 수 있는 좋은 시기이다.
•리더십과 열린생각을 키워야 한다.
•새롭고 창조적인 공급사슬을 위한 네트워킹이 필요하다.
•연구소와 학교에서의 공급사슬에 대한 지식 및 교육이 필요하다.
백 만 개의 트랜지스터를 집적할 수 있었던 1968년도의 생산비용으로 현재는 16억 개의 트랜지스터를 하나의 실리콘 칩에 심을 수 있다. 그러나 앞으로는 현재까지의 방향과 방법이 아닌 다른 방법, 즉 패키징 기술을 통해 집적도 향상의 시대가 올 것이다. "More than Moore"라는 용어는 다른 기능의 칩들을 조합, 융합하여 다양한 제품을 제조하며, 디지털, 아날로그, 센서 그리고 RF 등 다양한 기능을 가진 지능 시스템을 가져올 것이다. 이제는 현재까지의 경박 단소화가 문제가 아니라, 디자인과 기술의 차이, 하드웨어와 소프트웨어의 차이 등이야말로 극복해야 할 문제이다. 또한 공급사슬체계에 대한 이해와 반도체 산업 간의 협력에 대한 중요성도 더욱 중요시될 것으로 전망하였다.
주요 논문 발표 정리
이번 장은 저자가 직접 참석하여 발표를 들은 주요 논문들을 중심으로 정리하였다. 특히 Invited paper, wafer level packaging, Embedded substrate, 그리고 3D 패키징에 관련된 부분에 대해 중점적으로 논문을 정리하였다. 또한 기존 패키징 기술에 대한 발표보다는 새로운 기술과 적용에 관한 발표 논문을 중심으로 정리하였다. 각 발표자의 소속과 이메일도 같이 정리하였다. 가장 아쉬운 점은 5개의 세션이 동시에 진행되기 때문에 겹치는 논문발표를 참석하지 못한 것이다. 정리 내용들은 논문 발표집(proceeding)과 발표내용을 참조하여 정리하였음을 밝힌다.
1. Integration Challenges of Cu Pillars with Extreme Wafer Thinning for 3D Stacking and Packaging
T. Buisson, G. Potoms, A. Phommahaxay, G. Verbinnen, P. Jaenen, A. La Manna, Y. Travaly, E. Beyne
IMEC vzw, Kapeldreef 75, 3001 Heverlee, Belgium
Email: thibault.buisson@imec.be, Tel: +32-(0)16.28.79.15
이 논문에서는 구리 범프(Cu pillars)의 개발과 3D TSV제조 중 경박화 공정에 미치는 영향에 대해 보고하고 있다. 보통 구리 범프가 50-100um 정도의 높이를 가지게 되는데, TSV웨이퍼를 50um 이하로 얇게 제조하는 공정에 구리 범프가 최종 웨이퍼의 두께(TTV, total thickness variation)에 미치는 영향이 매우 크다. 특히 경박 웨이퍼 작업을 위해 접착제 등의 폴리머를 이용해 실리콘이나 유리 웨이퍼에 잠시 고정시키는 공정이 필요한데 (temporary bonding) 이러한 공정을 통해 구리 범프의 굴곡 때문에 폴리머코팅이 어느 정도의 두께 차이가 생기게 되기 때문이다.
그림 5와 같이 50um 두께, 80um의 직경을 가지는 구리 범프를 200um 간격으로 제작한 후 두 가지 조건으로 본딩을 실시하여 TTV의 변화를 측정하였다. 먼저 Option1은 접착제를 실리콘 웨이퍼에 먼저 코팅한 후 접합을 실시하였고, Option2는 접착제를 먼저 구리 범프가 있는 웨이퍼에 도포 후 접합을 하여 웨이퍼 두께 경박화 공정을 실시하였다(그림 6).
그림 7에 32um로까지 얇게 웨이퍼를 그라인딩 후 TTV 측정 결과를 나타내었다. Option1과 Option2의 경우 모두 4~6 정도의 매우 적은 TTV를 보여주었다. 이후 실리콘 캐리어에서 TSV 웨이퍼를 디본딩한 후 그 표면을 살펴보았다. 이 공정에서는 디본딩 후 웨이퍼 표면에 잔류물이나 오염물질이 남지 않도록 공정을 조절하는 것이 무엇보다 중요하다. 그림 8에서는 Option1에 접착제가 아직 남아 있는 것이 관찰되었지만, Opton2의 경우에는 표면이 깨끗하게 작업을 마칠 수 있었다. 하지만 Option2의 경우는 구리 범프를 관찰한 결과 약산의 산화가 진행된 것이 관찰되었는데, 이는 접착제 폴리머를 도포한 후에 솔벤트를 제거하는 베이크(bake) 공정 중에 발생한 것으로 생각된다. 이러한 경우에는 산처러를 통한 클리닝 공정이 필요하다.
2. Nonlinear Copper Behavior of TSV for 3D-IC-Integration and Cracking Risks
during BEoL-Built-up
Juergen Auersperg1,2, Dietmar Vogel1, Ellen Auerswald1, Sven Rzepka1, Bernd Michel1
1Micro Materials Center at Fraunhofer Institute for Electronic Nano Systems ENAS, Chemnitz, Germany
2AMIC Angewandte Micro-Messtechnik GmbH, Berlin, Germany
juergen.auersperg@enas.fraunhofer.de
3차원 반도체 제조 과정 중 구리 도금공정을 통해 3D IC반도체 소자에 TSV를 형성하였을 경우, 신뢰성 분석과 예측은 매우 중요한 연구 분야이다. 특히 잔류 응력, 표면 박리, 피로 현상 및 균열 전파 등이 기계적 특성에 대한 이해와 분석이 필요하다. 특히 열팽창계수의 변화에 따른 구리와 실리콘 간의 응력변화는 결국 TSV 자체의 전기적 특성 변화를 가져올 수 있어 3D IC반도체 소자의 기능에도 영향을 줄 수 있다.
이로 인해 구리 TSV가 BEOL 공정 중 또는 이후에 튀어나오는(pumping/protrusion) 불량이 발생된다. 본 연구에서는 이러한 pumping/protrusion 불량 현상을 실험적으로 정성적으로 분석하고 또한 FEM(유한요소해석법)을 통해 그 응력을 분석하였다. 그림 9에 구리 전해도금 시편의 온도 사이클에 따라 응력이 변화하는 것을 보여주고 있다. 열팽창계수의 경우 실리콘은 3ppm/K, 그리고 구리는 17ppm/K로 이러한 큰 열팽창계수의 차이로 인해 구리가 위쪽 Z방향으로 팽창되는 것이며, 그림 10에서와 같이 열처리한 후 입자가 성장하였고 또한 그림 11에서와 같이 결정방향도 등방향에서 이방향으로 바뀌는 것을 볼 수 있다.
본 연구에서는 실제 구리 TSV 시편을 이용하여 영률, 초기변형응력, 온도의 함수로의 변형응력 등의 변수들을 추출하였고 이를 통해 모델링과 전산모사를 실시하였다. FEM 분석을 통해 구리 TSV와 실리콘 벽면에서 가장 큰 응력이 걸리는 것을 확인하였다. 이러한 구리의 비선형적 응력 변화가 3D IC TSV의 구조적 신뢰성에 큰 문제를 야기할 수 있고, 또한 이를 위해 구리도금의 물리적 특성(입자구조 또는 결정방향)을 공정 변수(전류 밀도 및 도금액 첨가제 변경)를 통해 제어하게 된다. 또한 TSV 디자인 자체에 대한 고려가 TSV 자체의 불량, 나아가 Cu BEOL ILD(interlayer dielectrics 또는 IMD(intermetal dielectrics)의 균열 및 박리와 같은 디바이 불량 문제들을 신속히 해결할 수 있을 것으로 보고하였다.
3.Thermo-mechanical Impact of the Underfill-microbump Interaction in 3D stacked integrated circuits
1,2A. Ivankovic, 1B. Vandevelde, 1K.J. Rebibis, Antonio Lamanna, Geert Van Der las, Vladdimir Cherman, Eric Beyne, Vandepitte
1IMEC,
Kapeldreef 75, 3000 Leuven, Belgium
2Katholieke Universiteit Leuven
andrej.ivankovic@imec.be - Ph:+3216288193
본 연구는 3차원 반도체소자의 접속단자로 많이 사용되는 마이크로 범프와 언더필 재료(마이크로 범프를 보호하고, 위/아래 다이의 빈 공간을 채우는 목적)로 인한 기계적 응력의 영향을 FEM 방법을 통해 예측하고, 실제 실리콘 웨이퍼에 130nm 공정을 사용한 nFET 회로 (piezo-resistive sensor)를 제작하여 이를 통해 전기적 특성을 측정함으로써 응력변화를 정량적으로 측정하여 FEM 예측값과 비교하였다. 마이크로 범프는 30um의 직경에 13um 높이로 준비되었으며, 웨이퍼는 35um까지 그라인딩 공정을 통해 준비되었다. 또한 언더필의 유무의 경우에 각각 nFET의 전류값이 측정되어 응력 해석에 사용되었다.
그림 15에서는 다른 물성을 가지는 언더필 재료에 따른 응력변화를 나타내었다. 이와 같이 재료의 선택이 전체 시스템의 기계적 응력에 큰 영향을 주는데, 특히 유리점 이하 이상에서의 열팽창계수가 가장 큰 영향을 주는 것으로 분석되었다. 그림 16에서는 위쪽 다이의 두께의 변화가 응력에 어떻게 영향을 미치는가를 보여준다. 다이의 두께가 두꺼울수록 다이의 휨이 적어지고 기계적으로 더 버티는 힘이 커지게 되어 마이크로 범프와 언더필 영역에서 적은 응력을 보여주게 된다. 본 연구에서는 실제 전기적 소자의 측정치와 FEM 방법에 의한 연구결과가 잘 일치하는 것을 보여주었으며, 언더필 재료의 경우 물리적 특성, 특히 열팽창계수의 선택의 중요성을 확인시켜 주었다. 또한 실리콘 두께에 따라 전체의 응력변화가 발생하기 때문에 실제 제품을 준비할 때에는 이러한 문제점들을 고려해서 준비해야 할 것이다.
4. Near Term Solutions for 3D Packaging of High Performance DRAM
Vern Solberg and Wael Zohni, Invensas (a Tessera company)
San Jose, California USA, Kapeldreef 75, 3000 Leuven, Belgium
반도체 소자에서의 성능 향상은 패키징 업체의 가장 큰 도전거리이다. 이 논문에서는 두개의 다이를 dummy 실리콘 다이와 함께 그림 18과 같이 구조를 형성하여 멀티 다이 스택하는 구조를 개발하였다. 특히 메모리 다이는 구조상 다이 중간에 다이 패드가 존재하기 때문에 그림 17과 같이 복잡하고 긴 형태의 와이어가 필요하고, 또는 재배선, RDL (redistribution layer) 공정을 통해 양끝에서 와이어 본딩할수록 해주어야 하는 디자인 상의 어려움이 있다.
이와 같은 새로운 패키지 구조와 기존의 공정, 장비 및 재료 등을 그대로 사용함으로서 센터패드 반도체 소자의 3차원 스택을 간단히 해결할 수 있다. 11.6x11.6mm 크기의 패키징을 제조하여 DDR DIMM(Dual inline Memory Module)을 제작하여 전기적 특성 및 신뢰성평가를 실시하였다. 하지만 메모리 패키징의 경우는 패키지의 크기가 증가하며, 또한 JEDEC의 ballout/ball configuration을 따르기 때문에 이러한 패키지 구조가 실제 사용되기 위해서는 JEDEC에서 수용되어야 하는 문제점이 남아있다.
5. A Introduction of sFCCSP - Fine Pitch Low Profile FCCSP Solution
Erik So, Albert Lan, CS Hsiao, Nistec Chang, Feng Kao
Siliconware Precision Industries Co., Ltd.
No. 123, Sec. 3, Da Fong Rd., Tantzu,
Taichung , Taiwan 427, R. O. C.
Email: erikso@spil.com.tw, Tel: 886-4-2534-1525 Ext 1658
주류의 휴대용제품들(휴대폰, 태블릿, 게임기기)은 높은 접속단자 밀도(array IO pitch <= 100um), 높은 열적 특성(better theta JC than over-mold FCCSP) 그리고 경박의 특성 (compare with over-mold FCCSP)을 필요로 한다. 현재 무어의 법칙에 따르면, 28nm 반도체 소자의 범프 피치는 현재의 180~150um에서 130~100um로 줄어들게 되었다. 따라서 구리 범프를 솔더 범프를 대체하여 이와 같은 문제점들을 해결하고자 하였다. 또한 그림 22에 나타낸 것처럼 열적인 특성 향상을 위해 다이칩의 상면을 노출시켜 이에 TIM(thermal interface material)과 열방출판을 붙이게 할 수 있다. 이와 같은 아이디어로 "FCCSP" Exposed Die Cu Pillar FCCSP 를 개발하였다. 또한 FCCSP 는 bump on trace(BOT) 구조와 기판에 Open the solder mask를 사용하여 파인 피치의 미세한 패턴과 높은 IO 밀도를 얻게할 수 있고, 또한 저렴한 가격으로 기판도 제작하는 이점을 가지게 된다. 표 2와 3에 패키지 구조에 따른 특성을 비교하고 열적 물리적 특성을 나타냈다.
현재의 휴대용 제품들의 경박단소화뿐만 아니라 향상된 특성도 요구하는 상황에서 sFCCSP패키지는 패키지의 높이와 열적인 특성 면에서 매우 뛰어남을 확인하였고 이는 높은 IO와 오랜시간 동안의 작업이 필요한 제품에 적용할 수 있다. 또한 구리 범프를 이용하고, pheripheral 영역의 패드를 사용함으로써 디자인 측면에서 간단하고 쉽게 디자인 할 수 있어 휴대용, 소비제 전자제품 및 HDD등 제품에도 사용할수 있다.
6. Development of Thermal Compression Bonding with Non Conductive Paste for 3DIC Fine Pitch Copper Pillar Bump Interconnections
Chien-Feng Chan, Wen-Tsung Tseng, Huei-Nuan Huang, Pin Huang
Mu-Hsuan Chan, Chun-Tang Lin, Mark Liu, Chi-Hsin Chiu, Steve Chiu, Mike Ma
Siliconware Precision Industries Co., Ltd.
No. 153, Sec. 3, Chung-Shan Rd. Tantzu Taichung 427, Taiwan, R.O.
Email: chienfengchan2@spil.com.tw Fax: (886) 4-2531-0997
본 연구는 솔더 범프에서 구리 범프로 미세 피치 및 높은 IO 밀도를 가지는 패키지의 개발에 따라 기존의 리플로우 공정에서 열압착을 이용한 접속방법 개발에 대해 보고하고 있다. 열압착 방법을 사용하고 또한 매우 미세한 피치이기 때문에 기존의 언더필 재료를 대체해 NCP (nonconductive paste)를 사용하게 된다.
그림 24와 같이 40um pitch 의 구리 범프(25um 직경과 27um 높이)를 가지는 7mm× 7mm의 윗 다이(top die)를 제조하였고, 40um pitch의 SnAg 솔더로 준비된(25um 직경과 10um 높이) 10mm×10mm 아랫 다이(bottom die)를 준비하였다.
본 연구에서는 본딩 조건, 즉 온도와 압력에 상관없이 NCP의 필렛(fillet)이 10%의 범위 내에서 조절되었으며, 효과적인 범프 형태를 얻기 위해서는 열압착 공정의 시간보다는 NCP재료의 젤시간이 더욱 커야 한다. 또한 기공(void) 형성률은 1% 이하로 조절할 수 있었으며, NCP가 PI 층과 접착력이 2Kgf 이상의 경우 여러 번의 리플로우 후에도 계면 박리가 관찰되지 않았다. 그리고, NCP재료의 습윤율이 HAST(highly accelereated stress test) 신뢰성에 큰 영향을 미치는 것이 관찰되었으며, 불량분석 결과 PI 층과 NCP 사이의 계면에서 박리가 일어나는 것을 확인하였다.
표 4에 각기 다른 재료의 NCP를 사용하였을 경우의 신뢰성 실험 결과를 보여주고 있는데, 특히 HAST평가 결과에서만 불량이 보고되었다. 그림 25에서와 같이 각 NCP의 경우에 따라 습윤율(습기를 흡입하는 정도)을 측정하여 HAST 불량률과 같이 도표를 준비하였는데, 습윤률이 높을수록 불량률도 같이 증가하는 현상을 쉽게 관찰할 수 있었다. 기존의 대부분의 폴리머 재료들이 가지는 특성처럼 습기가 가져오는 문제점을 피하기 위해 공정성뿐만 아니라 재료의 선택에도 신중을 기해야 한다.
7. Development for VCI (Vertical Circuit Interconnection) Technology for Stacked Die Package
Ivan Chang, Jensen Tsai , James Chiang, Daniel Liu, FL Tsai, Daniel Shih, Edward Tung,
Siliconware Precision Industries Co., Ltd, No. 123, Sec. 3, Da Fong Rd. Tantzu, Taichung, Taiwan, R.O.C.
ivanchang@spil.com.tw
와이어 본딩을 통한 다이 스택기술은 10여년 이상 사용되어 왔다. 최근 들어 점차 작은 패키지에 대한 수요가 증가함에 따라 새롭게 전도성 접착제를 사용하여 접속단을 형성하는 기술, Vertical Circuit Interconnection technology(VCI)를 이용하여 전체 접속단의 길이도 줄이고, 전체 패키지 크기를 감소시킬 수 있다(그림 26). 기존의 패키지 공정, 다이 접합, 몰딩, 다이싱에 새로운 몇 가지 공정이 추가되었다. parylene 도포, 레이저 드리링(laser ablation) 그리고 전도성 접착제 도포(conductive glue dispensing)를 통해 기존의 wirebonding 을 대체하게 된다.
그림 27과 같이 전도성 접착체 도포 후 완성된 시편을 보여준다. 또한 그림 28에서 보인 바와 같이 티어 스택, 피라미드 스택, 2가지 형태의 스택 구조가 가능하다. 본 연구에서는 이와 같은 2가지 형태로 시편을 형성한 후 전기적 OS (Open/Short) 평가를 통해 신뢰성 실험을 실시하였다. 표 5에서와 같이 VCI 패지지는 JEDEC 기준 패키지 신뢰성 평가를 성공적으로 패스하였다.
8. 2.5D/3D TSV Processes Development and Assembly/Packaging Technology
Seung Wook YOON, Duk Ju NA, Won Kyoung CHOI,
* Keon Taek KANG, Chang Bum YONG, *Young Chul KIM and Pandi C. MARIMUTHU
STATS ChipPAC Ltd. 5 Yishun Street 23, Singapore 768442
* STATS ChipPAC Korea Ltd. Ichon, Kyunggi-Do, Korea 467-701
Seungwook.yoon@statschppac.com
본 논문은 2.5D TSV 인터포저 및 3D IC 반도체 3차원소자에 사용되는 TSV 기술과 이를 패키징하기 위해 필요한 MEOL(Midend of Line) 그리고 패키징, 어셈블리 공정에서의 도전과 주요 공정 등에 대해 소개한 발표이다. TSV 형성은 기존 반도체 팹에서 그 공정이 이루어지고, 이후에 그림 30에서와 같이 MEOL 공정에서는 마이크로 범핑, 본딩/디본딩 공정, 백그라인딩, CMP(Chemical Mechanical Polishing), 실리콘 에칭, 재배선 공정 등의 향후 패키징 전단의 모든 공정들이 포함된다.
이러한 공정 후 웨이퍼는 기존의 플립칩 공정과 유사한 방법으로 패키징과 테스트가 끝나게 된다. 하지만 50마이크론 두께의 얇은 칩과 구리로 이루어진 TSV가 있기 때문에 잔류응력에 의한 신뢰성 등이 문제시 될 수 있다. 따라서 MEOL 공정이 기존의 팹 공정보다 낮은 온도에서 진행되는 것이 열적 응력에서 오는 문제를 감소시킬 수 있다. MEOL 공정 중에서 그림 31과 같이 구리 비아를 노출시키는 것이 가장 중요한 공정으로 여겨지며, 이를 효과적으로 진행하기 위해서는 공정과 재료의 선택이 매우 중요하다. 이 공정에서 발생된 응력이 이후 패키지 공정과 최종 제품의 신뢰성에 큰 영향을 주게 된다.
또한 그림 32에서와 같이 기존 플립칩 공정과 유사한 패키지 공정을 따르지만, 50um 정도의 얇은 TSV 다이와 마이크로 범프 그리고 NCP를 이용한 열압착 공정 등 새로운 공정과 복잡한 패키지 구조에 대한 이해와 연구가 필요하다. 그림 33에는 열압착과 NCP를 이용하여 패키지 공정을 완료한 시편의 접속단 단면도를 보여준다.
9. Embedded Passive and Active Package using Silicon Substrate
Jong-Min Yook, Jun-Chul Kim, Dong-Su Kim, and Jong-Chul Park
Packaging Research Centre, Korea Electronics Technology Institute,
68 Yatap-dong, Bundang-gu, Seongnam-si, Gyeonggi-do, 463-816, Korea
radio@keti.re.kr
본 논문은 실리콘 기판을 사용하여 액티브, 패시브 소자를 임베딩하는 기술을 소개하였다. 패시브 소자들은 박막공정을 이용하여 실리콘 기판 위에 형성하였다. 액티브 소자들은 실리콘 기판내에 삽입되어 기판기술과 함께 융합된 패키지 모듈을 형성하였다.
그림 35와 같이 액티브 소자들은 실리콘 기판에 구멍을 만들고 이곳에 소자를 직접 삽입하였고, 또한 소자와 실리콘 간의 빈 공간을 채우기 위해 기판기술이 사용되었다. 이를 통해 두꺼운 절연층을 형성할 수 있다. 두꺼운 절연층을 형성함으로써 높은 인턱터의 높은 품질계수(quality factor)를 얻을 수 있었다.
그림 36과 같이 실제 소자들을 이용하여 모듈을 제작하였는데, 2개의 반도체 소자, SPDT 스위치 그리고 LNA(linear network amplier) (2.3x1.75x0.1mm3)가 160um 깊이의 구멍에 삽입되었으며, 또한 박막 공정을 통해 MIM(metal-insulator-metal) 구조를 형성하여 DC 디커플링이나 임피던스 매칭 역할을 얻었다. 그림 37의 접속손실(insertion loss)을 측정한 결과 0.58dB @ 2.45GHz를 얻을 수 있었으며, 낮은 파라스틱 전기적 특성으로 인해 응용 주파수도 6GHz로 향상되었다. 또한 게인값(gain)도 12dB로 측정되었다.
이와 같은 기술을 통해 실리콘 박막 기술과 기판 기술을 접목하여 새로운 특성과 기능을 부여할 수 있었다. 또한 100um 정도 두께의 얇은 다이두께가 적용 가능하며, 디지털, 아날로그, CMOS 또는 GaAs와 같은 다양한 소자들을 모듈에 융합하여 집적도 높은 SiP 패키징도 가능하다.
10. Embedded Component Substrates Moving Forward
Bernd K. Appelt, Bruce Su*, Dora Lee**, Uno Yen*, Mike Hung**
ASE Group Inc.
1255 E Arques Ave, Sunnyvale, CA 94085
*Chung-Li, Taiwan, **Nantze Export Zone, Kaohsiung, Taiwan
bernd.appelt@aseus.com
본 논문에서는 기존 전자제품 기판에 소자를 임베딩하여 패키징하는 새로운 기술들이 소개되었다. 임베디드 다이 기판 기술(Embedded die substrates(EDS)) 또는 임베디드 패시브 (and embedded passives substrates (EPS)) 기판 기술은 상당히 오랫 동안 개발되어 왔지만 실제 양산에는 많이 적용되고 있지 않다. 그 이유로는 비즈니스 모델이 확실하지 않은 점, 디자인 소프트웨어의 부재, 테스트 전략과 용량, 표준화 그리고 기판의 양률(yield) 등이 문제가 있다. 이 중에서도 기판의 양률이 85~90%인 점을 고려했을 때, 불량제품의 반도체 소자 가격 등이 전체 가격을 올리는 문제가 있기 때문이다. 최근 들어 MLCC와 같은 패시브 소자를 기판에 넣어 전기적 특성을 올리고자 하는데, 이러한 방법이 특히 디커플링 (decoupling) 소자를 이용하는 데 많이 효과적이다. 이와 같은 방법으로 기판의 크기를 줄일 수 있는 이점이 있으며, 양률이나 가격적인 면에서도 이점이 충분히 있다. 앞으로 임베딩 기판 기술이 활성화되기 위해서는 표준화와 대량생산을 가능케하는 부품을 개발하는 것이 필요하다.
그림 38과 같이 2개의 배선층을 가지는 구조에서는 프리플레그와 구리 포일을 소자 위에 라미네이션하여 제조하는 기술이 사용된다. 이때 레이저를 이용해 비아를 형성하고 전해 도금을 이용해 접속배선을 형성하게 된다. 좀더 복잡한 구조에서는, 코어레스 기판 기술이 known good 기판을 형성하는 데 사용된다. 그림 40과 같이 소자들이 이미 준비된 케비티(cavity) 안에 위치하게 되고, 여기에 프리플레그, 구리 박막이 라미네이션되어 패키징을 완성하게 된다. 여기에 레이저 비아가 생성되고 금속배선도 준비된다.
11. Low Temperature Packaging of BioMEMS and Lab-on-chip Devices
Thorsten Matthias1, Ron Miller2, Christine Thanner1, Daniel Burgstaller1, Gerald Kreindl1, Viorel Dragoi1, Paul Kettner1, Paul Lindner1
EV Group
1Di Erich Thallner Strasse 1, 4782 Sankt Florian am Inn, Austria
27700 South River Parkway, Tempe, AZ 85284, USA
Tel.: +43 676 84531148
Email: t.matthias@evgroup.com
본 연구는 SU-8 재료를 사용하여 Bio-MEMS에서 많이 사용하는 채널(channel), 캐비티(cavitiy) 또는 본딩을 이용한 웨이퍼레벨 패키징에 필요한 공정과 그 가능성에 대해 보고한 논문이다. Bio-MEMS는 특히 랩온칩 (Lab-on-chip)과 같이 휴대하면서 쉽게 진단할 수 있는 디바이스 개발에 중요한 역할을 한다. 특히 마이크로 플루이딕스와 같은 적용에 현재 압출(injection) 방법이 많이 사용되고 있는데, 양산 및 제품의 질 면에서 반도체 패턴 기술을 사용하는 것이 더욱 효과적이라고 주장하고 있다. 특히 제품이 1회용이기 때문에 가격에 매우 민감하고, 또한 저온 제작성, 휴대성, 환경 친화성 그리고 안정성 등 다른 전자 제품에 비해 고려해야 점들이 많다는 특징도 있다. 이러한 문제들을 해결해야 대량생산으로 제품을 생산할 수 있다.
본 연구에서는 1차 패키징으로 실링(sealing)이나 캡핑(capping)과 같은 기능을 형성하고자 한다. 이러한 방법에는 2가지 접근법이 있다. 단순하게는 캡핑하는 웨이퍼가 아무런 기능이 없는 것이 있고(그림 42), 또 다른 하나로 캡핑하는 웨이퍼가 광학적 센서 기능이나 전기적 공급 기능과 같은 역할을 하게 될 경우(그림 43) 2개의 웨이퍼를 잘 배열하여 본딩하는 기술이 요구되는 것이 있다. 이 논문에서는 저온에서 본딩하는 방법에 대해 보고하고 있으며, 특히 SU-8을 사용하여 저온 본딩 공정을 실시함으로써 높은 접착강도 및 기계적 특성을 가짐을 보고하였다. 저온에서 본딩하는 방법은 특히 변형을 최소화하며 크기변화에도 영향을 미치지 않기 때문에 중요한 요소가 된다. 특히 드라이필림을 이용한 SU-8의 경우에는 일정한 두께의 구조물을 쉽게 형성할 수 있다는 장점과 가격적 이점도 함께 가지고 있다(그림 44).
12. A Novel Wafer Level Fan-out Package (WFOPTM) Applicable to 50um Pad Pitch Interconnects
Naoki Hayashi*, Tomoko Takahashi, Nobuaki Shintani, Takanori Kondo, Hisakazu Marutani, Yasuyuki Takehara, Kiichiro Higaki, Osamu Yamagata, Yasuhiro Yamaji, Akio Katsumata and Yoichi Hiruta
Packaging Research & Development Center
J-Devices Corporation
1, Komukai Toshiba-cho, Saiwai-Ku, Kawasaki, Kanagawa, 212-8583, Japan
*Email: naoki.hayashi@j-devices.co.jp
본 연구는 웨이퍼레벨 팬아웃 패키징 기술의 하나로, WFOP(Wafer level Fan Out Packaging) 기술을 소개하고 있다. 이는 페이스-다운 방식으로 메탈판 위에 다이를 접합시키고 이 위에 절연체를 도포하고 금속배선을 형성하는 방법을 사용하여 패키징을 완성한다. 접속배선은 구리도금법을 사용하며, 320mm×320mm 와 같은 큰 패널을 사용하므로 제조 단가도 낮출 수 있다는 장점과, 또한 금속판을 사용하므로 열적으로 매우 뛰어나다는 특성을 가진다.
본 논문에서는 패키지의 구조, 제조 공정 그리고 패키지의 특성 및 신뢰성 평가 결과에 대해 보고하였다. 현재 기술로 20um/20um 선폭/선 간격을 제어할 수 있으며, 다이의 패드 피치도 현재 50um 대응 가능한 것으로 보고하였다. 신뢰성 실험 결과 JEDEC 기준 소자 신뢰성 테스트를 모두 통과하였고, 보드에 실장한 후 솔더조인트의 신뢰성 실험에서도 TCoB(temperature cycle on board)와 낙하 실험을 모두 통과한 것으로 보고하였다.
결론 (학회 총평)
1997년에 시작하여 올해로 13회를 맞이한 본 학회는 아시아에서 열리는 반도체와 마이크로 시스템 패키징 관련 학회로서는 가장 큰 규모이다. IEEE CPMT(Components, Packaging and Manufacturing Technology Society)이 주관하였고 ASE, Pac Tech이 주 스폰서로 참여하였다. 이번 학회에서는 35개의 세션에 모두 164 편의 논문이 발표되었으며, 1일 동안의 Professional Short Course와 Forum, 2일 간의 논문발표와 전시회로 이루어졌다.
현재 한국, 중국과 대만, 동남아 (말레이시아, 태국, 필리핀, 싱가포르) 등이 세계 반도체생산과 전자 패키징의 중심세력으로 부상하고 있는 상황으로 학회에서는 세계적인 반도체 및 Wafer level packaging, 3D wafer stacking, 3D interconnects, Embedded SiP, RF Module, Cu/low-k packaging 등의 패키징 관련 기술의 현황과 새로운 기술이 많이 소개되었다. 특히 LSI, CISCO, Infineon, CSR, ST Micron, Intel, IBM, Samsung 등의 기업체, STATSCHIPAC, AMKOR, UTAC, ASE, SPIL 등 세계적인 반도체 패키징 기업들, IMEC, IZM Fraunhofer, PRC(Packaging Research Center) in GIT(Georgia Insititute of Technology), KAIST, LETI-CEA, ITRI (Industrial Technology Research Institute, Taiwan) 등의 연구소 및 유수의 대학들이 다수 참여하여 새로운 응용과 기술이 어떻게 새로운 반도체 패키징과 소자에 적용되는 지에 관해 실용적인 면과 학문적 면 양 측면에서 모두 충실한 접근이 이루어졌다.
반도체 기술은 60년에 걸쳐 눈부시게 발전해 왔다. 앞으로는 집적회로 소자에 트랜지스터뿐 아니라, 보다 많은 능동형, 수동형 소자들이 함께 융합될 것이다. 이를 단소자 시스템(single -chip system) 또는 SOC(System on-Chip) 이라 부른다. 이러한 기술은 집적회로 블럭들을 서로 연결하는 2차원적 또는 평면적 융합기술로 이미 일부 제품들은 시장에 등장하고 있다. 하지만 무선응용에 있어 이와 같은 SOC기술은 아직까지는 많은 문제점들을 드러내고 있다. (한 예로 디지털과 아날로그 회로를 한 웨이퍼에 집적하는 어려움) 따라서 3차원 패키징, SIP(System-in-Package)는 현재 SOC의 문제점을 해결하고, 소형화와 기능의 다양화 측면에서 많이 사용화되고 있다. 특히 센서(sensors), 메모리(memory modules) 그리고 메모리 기능을 탑재한 임베드디 프로세서 (embedded processors with DRAMs) 등이 그 응용의 예가 될 것이다.
이러한 3차원 접속기술로 3차원 실리콘 관통홀 기술(3D Through Silicon Via Technology)을 통해 실리콘 칩-실리콘 칩, 웨이퍼-웨이퍼, 그리고 실리콘 기판 기술이 새롭게 각광받고 있다. 반도체 소자의 node기술이 점차 발전함에 따라 더욱 적은 비아 크기의 3차원 접속이 요구되고 있다. 비아 사이즈가 작아짐에 따라 피치도 감소하고 점차 패키지의 범주와 디바이스 제작의 범주가 겹쳐지며 서로가 서로의 기술과 요구사항을 잘 이해하고 공동으로 연구 개발하는 노력이 필요하게 되었다.
새로운 패키징 기술인 SOP(System on-Package) 기술은 패키지 소장와 기판이 하나의 시스템 패키지로 융합되어 기존의 SOC, SIP 그리고 전통적인 System-on Board(SOB)의 문제점들을 해결하고자 하였다. IC칩과 패키지가 함께 디자인되고, 이를 고려한 제조와 패키지 및 시스템 제품개발이 진행되고 있다. 이러한 SOP 기술은 안테나(antennas), 주파수 필터(filters), 디커플링 캐파스터(decoupling capacitors), 멤스(MEMS) 등 다양한 기능성 소자 들을 경박 단소화하여 기판에 삽입하거나 회로들을 직접 기판 위 또는 내부에 형성할 수 있는 특징을 가진다. 이와 같은RF, 광학, 디지털, 센서 그리고 바이오 기능 등을 최적화하는 디자인이 시스템 단위로 진행되고, 특성, 소형화, 그리고 신뢰성에 대한 일체화된 연구를 통해서 낮은 제조가로 다양한 기능의 전자시스템 제품들을 만들어 낼 수 있다.
이번 학회는 실제적이고 양산에 관련된 논문들이 많이 발표된 것이 상당이 눈에 띄었다. 또한 기존 패키징이 가진 개념적 범위가 점차 광범위해지면서 보다 다양한 접근 방법으로 기존의 패키징 기술과 새로운 기술의 혼합을 꾀하고, 특히 웨이퍼 레벨 통합(wafer level integration)을 통한 경박 단소화와 다양한 기능의 칩을 일체화하려는 노력이 많이 엿보였다. 웨이퍼 레벨패키지가 10여 년 전에 소개되어 그 동안 일부 분야에서만 사용되어 오다가 어느 정도 신뢰성 및 패키지 안정성을 확인받은 후에 휴대용 소형화 제품에 더욱 더 많이 사용된 것으로 생각된다. 또한 웨이퍼레벨 패키지뿐만 아니라 TSV를 통한 3차원 패키지 기술과 응용에 대한 많은 관심과 앞으로의 전망을 이끌어냈다.
많은 참석자들의 논문과 관심은 대부분 새로운 기술의 소개와 앞으로 다가올 미세피치, 고기능화, 소형화에 초점이 맞춰져 있었으며, 특히 TSV를 이용한 3차원 패키징 기술을 이용한 다양한 형태의 SiP 기술과 3차원 패키지 제조에 집중됐다.
새로운 공정기술이나 접속기술, 그리고 3차원 패키징 논문이 발표되는 학회장에는 매우 많은 사람들이 참석하여 경청했고, 많은 질문들과 각 기술간 비교에 대한 논의가 있었다. 올해는 특히 Nokia, Infineon, Siemens, ST마이크로와 같은 유럽계 회사들이 많이 참석하여 휴대폰이나 휴대용 전자제품을 겨냥한 패키지 기술과 응용에 대해 많이 발표하였다.
우리나라에서도 15여 명이 넘게 논문발표와 학회참석을 하였는데, 국내건 국외건 많은 교류를 통해 한국인들의 네트워크를 보다 원활히 하고 관리할 필요가 있을 것으로 여겨졌다. 특히 패키징 분야는 AMKOR나 지금은 STATS-Chippac에 합병된 Chippac 등과 같은 세계적인 패키징 하우스들이 모두 대한민국 기업이었고, 지금은 모두 국제적 기업이 되었다. 최근에는 OSA(oustsourced semiconductor assembly)라는 비즈니스 용어가 나올 정도로 반도체 업계에서 패키징은 중요시되고 있고, 많은 반도체 관련 잡지와 저널에서도 패키징 관련 사항과 새로운 기술들은 늘 비중있게 다뤄지고 있다.
특히 기존의 IDM(integrated device manufacturing)들이 비즈니스 모델에서 수직적 융합구조(vertically interated structure)에서 수평적 구조나 핵심 사업에만 집중하고 나머지는 아웃소싱하는 구조로 가고 있다. TI의 경우도 CMOS 팹은 이미 정리하였고 RF 팹만 유지하고 있으며, AMD같은 경우 반도체 팹을 아웃소싱하였다. 또한 많은 업체들, Qualcomm, Broadcomm, Mediatek, nDivida와 같은 회사들은 모두 팹리스 회사들로 웨이퍼 팹과 패키징 하우스를 비즈니스 파트너로 삼고 있다. TSMC와 같은 리딩 파운드리 업체에서는 TSV 제품의 경우 팹과 패키징 /테스트 모두를 제공하는 수직화된 비지니스 모델 구조로 가게 됨에 따라 OSAT의 일부 비즈니스 영역을 공유하게 될 것으로 보인다. 하지만 TSMC와 같은 파운드리 업체가 TSV 서비스를 제공함으로써 초기제품이 보다 쉽게 시장에 진출할 수 있게 되어 결국에는 TSV 기술 시장 확장을 위해서는 좋은 기회라고 생각된다. 이와 같이 앞으로는 비지니스 모델과 공급사슬체계가 더욱 복잡해지면서 서로 상생의 이익을 위해서 팀워크나 얼라이언스와 같은 비지니스 구조가 대세를 이룰 것이며, 보다 전문화된 분야에 집중하여 기술 및 경제적 우위를 갖추는 비즈니스 모델이 반도체 패키징 분야에서도 중요한 역할을 하게 될 것으로 생각된다.
그림 1. 휴대용 기기의 발전, 다양한 기능의 융합화 및 새로운 인터넷 서비스에 의한 수요의 증가
그림 2. 차세대 3차원 SiP 패키징 기술 (Source : TI, USA)
그림 3. 반도체 소자에서의 패키징 가격의 변화 추이 (source: TI)
그림 4. 패키징 기술의 NDA
그림 5. 구리 범프가 있는 TSV웨이퍼에서의 본딩과 경박화 공정 단위도
그림 6. 구리 범프가 있는 TSV웨이퍼에 두꺼운 접착제를 도포한 후의 본딩 전의 SEM사진 (Option2)
그림 7. 50um의 굴곡도를 가지고 있는 웨이퍼를 32um까지 얇게 갈아낸 후 측정한 TTV (total thickness variation) 측정 결과들: Option1 (top) - Option2 (down)
그림 8 TSV웨이퍼를 디본딩한 후의 표면 사진: option1: marks in glue (circle area) option2: no marks observed
그림 9. 구리 도금의 온도변화 사이클에 따른 응력변화도
그림 10. 열처리한 후의 결정입자의 크기 증가
그림 11. 열처리한 후의 구리 TSV의 결정방향성의 변화
그림 12. 구리 TSV에서 국부 변경응력의 위치
그림 13. 마이크로범프가 있는 실리콘 액티브 표면에 응력변화 정도 및 구간별 특성
그림 14. 130nm 반도체 공정을 이용하여 nFET (piezo-resistive sensor)를 이용해 두 실리콘 사이의 언더필 재료에 의한 응력을 측정하기 위해 준비된 시편 단면 구조
그림 15. 언더필 재료에 따른 응력변화 측정 결과
그림 16. 위쪽(top) 실리콘 다이 두께에 따른 응력변화
그림 17. 중앙 패드 구조 다이의 스택 패키지 구조
그림 18. Side-by-side Dual Face Down (DFD™) 스택구조를 이용한 메모리 스택 패키지 구조
그림 19. DFD 패키지 공정 단계도
그림 20. 제작된 DFD 스택 메모리 테스트 시편
그림 21. 구리범프를 사용할수 있는 다이 크기와 IO number의 맴핑
그림 22. sFCCSP의 구조도
그림 23. 열압착 공정의 개략도
그림 24. 연구에 사용된 시편의 범프 SEM 사진, (a) 구리 범프, (b) SnAg 솔더 범프
그림 25. NCP 재료의 습윤도에 따른 신뢰성 평가 실패율
그림 26. 패키지의 크기 비교, wirebonding과 VCI
그림 27. 전도성 접착제로 준비된 시편 접속배선 사진
그림 28. 전도성 접착제로 접속할 수 있는 스택 구조
그림 29. 전도성 접착제로 만들어진 시편의 접속단단면 SEM사진
그림 30. TSV FEOL-MEOL-BEOL 공정 흐름도
그림 31. TSV 비아 노출 (BVR, backside via reveal) 후 SEM 사진들
그림 32. TSV 패키징에서의 주요 요소들
그림 33. 마이크로 구리 범프를 이용한 TSV 패키징 어셈블리 단면도
그림 34. (a)기존의 패키지 모듈, (b) 본 연구에서 개발된 임베디드 패키지 모듈
그림 35. 액트브 소자를 삽입하기위한 실리콘 기판 제조공정.
그림 36. 완성된 모듈 패키지
그림 37. 측정 결과 (s-parameters). (a) Switch path. (b) Switch LNA path.
그림 38. 구리판을 이용한 파워디바이스용 임베디드 패키지
그림 39. 파워디바스용 패키지 단면도
그림 40. 반도체 소자와 MLCC 소자를 임베딩한 코어레스 기술을 이용한 기판
그림 41. 반도체 소자와 MLCC 소자를 임베딩한 기판
그림 42. 양쪽웨이퍼 모두에 SU-8 패턴을 형성하여 channel을 형성한 구조
그림 43. 한쪽 웨이퍼에 SU-8 패턴을 형성하여 웨이퍼 본딩 방식으로 채널을 형성한 구조
그림 44. 양쪽웨이퍼 모두에 드라이필림 형태의SU-8 패턴을 형성하여 채널을 형성한 구조
그림 45. 드라이필림 형태의 SU-8을 이용하여 25um 두께와 25um 넓이 패턴을 형성한 SEM사진
그림 46. WFOP 패키지 구조도
그림 47. WFOP로 제작된 320mm×320mm 기판형태의 패키징 패널
그림 48. WFOP 패키지의 제조 공정도
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