ECTC 2011



 ECTC학회는 반도체와 마이크로 시스템 패키징 관련 학회로서는 세계에서 가장 권위 있는 학회로 올해로 61회를 맞이하였다. IEEE, ECA(Electronic Components, Assemblies & Materials Association), IEEE CPMT(Components, Packaging and Manufacturing Technology Society), EIA(Electronic Industires Alliance) 등이 주관한 이번 학회에서는32개 국에서 1000명 이상이 참석하였으며, 41개의 발표장(36개의 구두 발표장, 5개의 포스터 발표장)에서 342개의 테크니컬 논문이 발표되었다. 이처럼 산업계와 학계에서 거의 동등하게 논문이 발표된 가운데 미국에서 많은 논문들이 발표되었다. 또한 16 개의 professional development courses(short-course)에 약 386명의 연구원들과 공학도들이 참석하였으며, 61개의 업체가 테크니컬 코너(Technical Corner) 전시회에 참석하였다. 3D 패키징 / TSV(Through Silicon Via) 기술에 관련된 논문이 전체의 20% 정도인 60여개로 세계적인 연구 방향을 잘 보여주고 있었으며, 각 2.5D/3D TSV 발표장에는 200 여명이 넘는 많은 참석자들이 참여하여 뜨거운 관심을 보여주었다. 또한 ECTC 패널 토론에서는 패키징 기술의 앞으로의 발전과 반도체 산업에 끼칠 영향에 대한 논의가 있었으며, ECTC Plenary Session에서는 바이오 기술로 몸 안에서 사용되는 반도체 제품에 필요한 초저전력용 반도체 기술과 그 해결방법에 대한 논의가 있었다.

글: 윤승욱 / STATS CHIPPAC LTD.
자료협조: KOSEN(한민족과학기술자 네트워크)
           www.kosen21.org

현재의 세계적인 반도체 및 3D wafer stacking, TSV(through silicon via) technology,  Package level 3D interconnects, Embedded Packaging Technology, 28/22nm Cu/ultra-low-k packaging 등의 패키징 관련 기술의 현황과 새로운 기술이 많이 소개되었으며, 특히 Intel, IBM, AMD, Apple, Nokia, Broadcom, Qualcom, Xilinx, Samsung, Mediatek, Hitachi, Fujitsu, Renesas, TSMC, Global foundry 등 세계적인 기업들과 IMEC,  IME,  IZM Fraunhaufer, PRC(Packaging Research Center) in GIT(Georgia Insititute of Technology), LETI-CEA,  ITRI (Industrial Technology Research Institute, Taiwan), ETRI 등의 연구소, ASE, Amkor, STATS CHIPPAC LTD 등 OSAT 회사들 및 유수의 대학들이 다수 참여하여 새로운 응용과 기술이 어떻게 새로운 반도체 패키징과 소자에 적용되는지 실용성적인 면과 학문적인 모두 충실한 접근이 이루어졌다.

학회 논문 발표 개요
2011년도 ECTC 학회는 마이크로 패키징 분야에서 가장 권위 있는 학회로 올해 61회를 맞이하여 미국 라스베가스에서 열렸다. 반도체 시스템 패키징 기술은 재료, 공정, 장비, 신뢰성 그리고 응용기술 모두가 서로 잘 융합되어 최종 제품으로 생산된다. 이는 현재 휴대용 전자제품의 소형화, 경량화 그리고 다기능화, 가격경쟁력을 주도하는 기술이다. 최근 들어 휴대폰, PDA, 노트북 컴퓨터와 같은 휴대용 모바일에 대한 시장과 기술적 요구 때문에 반도체 패키징 시장도 큰 성장을 이루며 반도체 산업에서 중요한 위치를 찾아가고 있다. 더구나 Apple iPAD, Samsung Galax Tab 등 새로운 태블릿 제품의 소개로 이에 적용되는 저전력 패키징, PoP(package on package), WLP(wafer level package) 등의 기술에 관심이 높아지고 있다. 올해에도 TSV 기술을 포함한 3D 융합기술분야가 가장 각광을 받았다. 3D 융합기술과 관련해서는 TSV 공정기술, TSV 특성 및 신뢰성 연구 그리고 20~30um ultra microbump 기술 등에 대한 발표가 있었다. 전체 8개의 세션에서 60여 편의 논문이 발표되었다는 사실만으로도 그 중요성과 관심을 짐작할 수 있다. 아래 표에 이번 학회의 전반적인 사항을 나타내었다.

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No. of registrator : 1,150
No. of technical sessions: 41
  Oral presentation: 36
  Poster:5
No. of papers published: 342 (53% acceptance)
   Oral presentation: 252
  Poster: 90
   나라별 분포 : 51% North America, 33% Asia, and 16% Europe
   발표자 소속 분포:  49% corporations and 51% university and institutes
No. of professional development courses: 16
No. of panel/plannary session:4
   "The Impact of Manufacturing Limitations on Electronic Packaging Performance and Reliability"
   "ECTC Spotlight on China"
   "Power Efficiency Challenges and Solutions: From Outer Space to Inside the Human Body"
   "Printed Devices and Large Area Interconnect Technologies for New Electronics"
No. of exhibitors: 61

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표 1. ECTC 2011 컨퍼런스 분포

 

3일 동안의 학회 발표와 함께 논문발표 하루 전에 16개의 Professional Development Courses가 개최되었으며, 386명의 많은 연구원들과 엔지니어들이 참석하여 새로운 기술을 배우고 또한 서로 교류하며, 각자의 연구 분야에 대해서도 논의하는 모습을 볼 수 있었다.

이번 학회에서는 나노기술, 바이오 시스템 패키징, 플렉시블에 대한 응용 및 적용에 대한 발표들이 눈에 띄었다. MEMS 패키징에 있어서는 실리콘 기반으로의 패키징 기술들이 계속해서 발표되었다. 이번 학회에서 가장 크게 부각된 것은 3D(3차원) 패키징과 TSV 기술에 대한 많은 논문 발표와 사람들의 관심이었다. 작년학회에서도 많은 논문들이 발표되었지만 이번 학회에서는 숫자적으로 100% 이상 그 수가 증가했으며(~60 여편) 기술적, 학술적으로 작년에 비해 그 내용의 수준이 많이 향상되고 문제점들을 해결한 논문들이 많이 발표되었다.

웨이퍼 적층기술, chip-to-wafer, chip-to-chip 적층 그리고 웨이퍼 관통 홀 접속기술(wafer through hole interconnection technology, TSV)과 관련된 논문 발표장에는 200개의 좌석이 넘는 그 넓은 홀에 자리가 모자랄 정도로 많은 청중들이 모여들어 이 기술에 대한 관심을 보여주었다. 또한 Q&A 세션에서도 평균 5~7명들이 나와서 줄을 서서 기다리는 모습도 많은 회사에서 3차원 패키징에 대한 관심을 가지고 있음을 실감할 수 있었다. Cu/low-k 패키징 세션 또한 계속해서 매우 많은 관심을 끌었는데, 현재 양산 중에 있는 Cu/low-k 패키징에서의 문제점과 해결방법 그리고 분석 및 평가에 대한 논문들이 주였다. 올해에는 32/28nm Cu/ELK 디바이스에 대한 연구발표가 주를 이루었다. 물론 Cu/low-k 웨이퍼가 가장 중요한 문제이기 때문에, INTEL, AMD, IBM과 같인 칩메이커 회사들, TSMC, 글로벌 파운드리와 같은 파운드리 업체, 또한 Amkor, ASE, Statschippac과 같은 패키징 하우스들이 발표에 참석하였다.

또한 60여 개의 장비, 소프트웨어 및 재료업체들이 참석한 전시회에서는 각 회사에서 고령의 전문 엔지니어들이 직접 부스에 나와서 기술적인 문제들을 함께 이야기하고 나누는 모습을 볼 수 있었는데, 전문 엔지니어로서 고령에도 불구하고 젊은 연구원들과 즐겁고 힘차게 토론하고 나누는 모습이 매우 인상적이었다.

또한 석사, 박사과정 학생 및 패키징 분야에서 일하는 한국 엔지니어, 연구원, 교수 등 50여 명이 넘는 한국인들이 참석하여 논문을 발표하였다. 또한 KAIST, ETRI와 같은 학교 및 연구소, Samsung, Hynix, Amkor, Statschippac 등 한국 업체뿐만 아니라 Micron, Xilinx, Broadcom 등의 해외 기업, 연구소 및 다국적 기업에서 활발히 활동하시는 많은 한국 연구원분들을 보면서 마이크로 시스템 패키징 분야에서의 한국의 위상을 다시 한 번 실감할 수 있었다.
이번 학회에서 발표된 세션은 모두 41개이고, 이 중 36개의 세션은 논문발표, 5개의 세션은 포스터 논문이 발표되었다. 각 세션에 대한 내용은 아래에 나타내었다.

ADVANCED PACKAGING
Session 2: Embedded and Wafer Level Packaging
Session 7: 3D Integration
Session 14: Flip Chip and Advanced Substrates
Session 19: Interposers and TSVs
Session 34: Novel Packaging Technologies
Session 35: Microfluidics and MEMs

ELECTRONIC COMPONENTS & RF
Session 4: Metamaterials and Integrated Components
Session 23: Components: RF and Bio Applications
Session 30: Embedded GHz Systems Packaging

EMERGING TECHNOLOGIES
Session 6: Emerging Packaging
Session 29: Biosensing and Packaging

INTERCONNECTIONS
Session 1: 3D Interconnections
Session 8: Electromigration
Session 13: TSV: Interposers and Applications
Session 20: Flip Chip
Session 26: TSV Design and Modeling
Session 33: Advanced Wirebonds

ASSEMBLY & MANUFACTURING TECHNOLOGY
Session 12: Assembly Challenges and Solutions
Session 22: Manufacturing Challenges of Wafer Thinning and Flip Chip Processing
Session 25: Manufacturing Aspects of 3D/TSV

MATERIALS & PROCESSING
Session 3: Lead Free Solder
Session 9: Underfills, Mold Compounds, and Dielectrics
Session 15: Adhesives and Adhesion
Session 27: Novel Materials and Processing
Session 31: Emerging Materials and Processing for 3D

MODELING & SIMULATION
Session 5: High-Speed Interconnects
Session 11: Electrical Modeling and Measurements
Session 17: Thermomechanical Modeling
Session 24: Fracture and Warpage in Packages

OPTOELECTRONICS
Session 18: Board Level Optical Interconnects
Session 36: High Power LEDs and Lasers

APPLIED RELIABILITY
Session 10: Thermomechanical Reliability
Session 16: Solder Material Characterization
Session 21: Solder Joint Reliability
Session 28: Characterization Methods of Interfaces and Interconnections
Session 32: 3D Package Reliability

 

각 세션의 주요 논문은 3장에서 정리하기로 한다. 11편의 정리된 논문들은 세계적인 반도체 패키지 연구 추세와 방향에 맞추어 임베딩 기술 과 3차원 TSV 인터포져, 3차원 소자 TSV 그리고, 고전력을 사용하면서 발생되는 범프에 발생하는 신뢰성 연구중에 하나인 일렉트로마이그레이션 문제에 대한 연구들을 중심으로 정리하였다.

최신 연구 동향

이번 학회에서는 아주 크게 눈에 띄는 패키징 연구 동향이 있었는데, 크게 다음 2가지로 크게 특징지어진다.

1) Embedded Packaging Technology 
전자제품의 소형화가 더욱 더 요구되고 있는 시장과 소비자의 요구에 부흥하기 위해 10여 년 전부터 유럽을 중심으로 디바이스를 집적 기판에 삽입하여 임베딩하는 기술이 개발되었다. 또한 전자제품에서 많이 사용되는 디스크리트 부품들이 차지하는 면적 때문에 여러 저항(resistor), 축전지(capacitor) 등의 수동전자부품들(discrete, passive devices)을 기판에 삽입하여 공간을 최소화 시키려는 연구와 노력이 계속되었다. 또한 이 기술은 3차원 패키징 기술과 접목되어 새로운 반도체 기술로 급격히 각광받고 있기도 하다. 최근에는 앞에서 언급한 수동전자부품뿐만 아니라 능동전자부품들(active devices)도 함께 삽입하고 있으며, 또한 웨이퍼 레벨 패키징 기술을 이용하여 부품 접속단의 위치나 크기를 변화시키지 않고 다수의 소자와 작은 크기의 소자를 일체화시키는 기술(embedding technology)이 많이 연구되고 보고되었다. 

그림 1에 웨이퍼레벨 패키징 기술을 이용한 방법과 기존의 기판 기술을 이용한 임베딩 기술을 소개하고 있다. 두 경우 모두 IC 칩을 내부에 내장함으로써 소형화, 경량화를 실현하고 전기적 특성을 향상시킬 수 있다. 또한 40nm이하의 advanced node의 반도체 소자 기술의 개발과 ultra low-k와 같은 새로운 재료의 도입으로 인한 신뢰성 문제들이 기존의 패키지 기술의 경우에 많은 문제가 되기 때문에 이러한 새로운 임베딩 패키지 기술들이 반도체 제품의 신뢰성 문제를 해결할 수 있을 것으로 기대된다. 이와 함께 생산성 향상 및 재료의 표준화로 더욱 낮은 생산가격 등의 이점도 가져올 수 있을 것으로 예상된다. 기판에 다이를 삽입하는 기술은 기존의 기판 기술의 인프라를 그대로 사용하는 장점이 있지만, 기판이 가지는 ~85% 정도의 양율때문에 다이를 삽입할 경우 큰 손실이 발생하여 결국 제품가격이 인상되는 문제가 발생하게 된다. 또한 기판의 휨이 커지는 문제도 보고되고 있다. cavity-first 또는 cavity-last와 같은 여러 방식을 통해 집적도를 향상시키고 양율을 높이려는 노력도 계속되고 있다. 또한 레이저를 사용하여 패터닝을 하는 기술이 소개되어 큰 스케일의 제품을 양산하는 방법으로 소개되었다. 본 학회에서도 이와 같은 새로운 기술을 적용하여 이미 양산에 적용한 예와 패키지 특성, 또 현재 개발 중인 기술에 대한 소개 및 신뢰성 특성 평가 등의 논문 발표가 있었다. 
 
2) 2.5D/3D TSV 패키징 기술
3차원 패키징은 최근 들어 그 중요도가 매우 높아지고 있는 분야이다. 현재 반도체 기술로서 Moore의 법칙을 계속 진행시키기 어렵다는 평가에 More-than-Moore 라는 모토로 새롭게 칩이나 웨이퍼를 3차원으로 적층하여 집적도를 3~5배로 증가시키는 방법으로, 이번에는 현실적으로 양산과 저가격으로 TSV를 형성하기 위한 노력들이 많이 보고되었다. 3차원 연결방법은 특히 웨이퍼 관통 홀(wafer through hole)을 이용하여, 칩과 칩을 연결시키는 방법이 90% 이상 주류를 이루었다. 또한 공정자체뿐만 아니라 전기적, 열적 그리고 구조적/기계적인 특성 또한 연구 보고되었다. 그림 4에서와 같이 웨이퍼 패키징 기술을 기반으로 하여 칩과 시스템을 하나로 연결시키는 새로운 기술도 도래하고 있다.

주요 논문 발표결론

아래의 11편의 정리된 논문들은 세계적인 반도체 패키지 연구 추세와 방향에 맞추어 선택하였고,  논문요약에 사용한 그림들은 학회 논문중(proceeding) 에서 인용하였다.

3-D TSV based Silicon Interposer Technology for Wafer Level Fabrication of 3D SiP Modules
K. Zoschke, J. Wolf, C. Lopper, I. Kuna, N. Jorgensen, V. Glaw, K. Samulewicz, J. Roder1, M. Wilke, O. Wonsch1,
M. Klein, M. v. Suchodoletz, H. Oppermann, T. Braun, R. Wieland2, O. Ehrmann
Fraunhofer Institute for Reliability and Microintegration - IZM,
Gustav-Meyer-Allee 25, 13355 Berlin, Germany
1Technical University of Berlin, BeCap, Germany
2Fraunhofer Institution for Modular Solid State Technologies - EMFT
kai.zoschke@izm.fraunhofer.de

TSV(through silicon vias) 기술을 이용한 실리콘 인터포저기술은 3차원 아키텍처 기술에 필요한 주된 요소기술이다. 이 기술을 사용하여 로직, 메모리, 센서, RF 등 다른 기능의 디바이스 등을 하나의 패키지에 집적할 수 있는 새로운 기술로 연구되고 있다. 특히 패키지 상에서는 매우 미세한 전기 배선을 형성할 수 있기 때문에 집적도의 향상을 꾀할 수 있으며, loss가 낮은 유전체와 미세한 Cu TSV를 형성하기 때문에 높은 전기적 특성도 기대할 수 있다. 본 연구에서는 TSV 인터포저의 앞면과 뒷면에 모두 전기적 배선을 형성하고 마이크로 범프로 SiP 모듈을 형성하는 공정을 소개하고 있다.

50-100 마이크론 두께로 TSV 인터포저를 제작한 후 전기적 특성을 평가하였는데, 전기적 저항값이 4.9-5.7 mOhms 로 측정되었고, 모든 공정은 200mm 웨이퍼로 진행되었다. 20mm×25mm의 크기로 20μm 직경의 TSV가 23000 형성된 테스트 시편이 준비되었다. 테스트 시편에 PCM (Process Control Monitoring)을 형성하여 전기적 연속성을 측정하였는데, 44개의 테스트 위치에서 측정 결과 3개의 via가 형성된 경우는 97.5%, 그리고 단일 TSV인 경우에는 70~80%의 양율(yield)을 얻었다.

3.2 Electromigration Reliability of Redistribution Lines in Wafer-level Chip-Scale Packages
Yi-Shao Lai1*, Chin-Li Kao1, Ying-Ta Chiu1, Bernd K. Appelt2
ASE Group
1 26 Chin 3rd Rd., Nantze Export Processing Zone, Kaohsiung 811, Taiwan
2 1255 E. Arques Ave., Sunnyvale, CA 94085, USA
*Email: yishao_lai@aseglobal.com

웨이퍼 레벨 패키징은 그 크기와 두께가 다른 어떤 패키지 기술보다 더욱 경박단소하여 최근 모바일폰 및 태블릿 PC 등과 같은 휴대용 전자 제품에 많이 사용되고 있고, 특히 전기적 특성과 열적 특성이 뛰어난 것으로 알려져 있다.  특히 최근 좀더 패키지 크기가 증가하면서 IO가 따라서 증가하고, 또한 전류밀도가 증가함에 따라 웨이퍼 레벨 패키징에서 전기배선 재료의 일렉트로마이그레이션 신뢰성이 더욱 중요하게 되었다. 본 연구에서는 Ti/Cu/EP-Cu(두꺼운 구리 도금 배선)과 Ti/Al/Ti(PVD로 증착된 박막 배선) 2가지 다른 배선구조를 가지는 시편을 통해 이 두 배선의 신뢰성 차이를 실험을 통해 검증하였다. 또한 불량 파괴 모드로 관찰하여 주된 파괴기구도 관찰하였다.
전기배선의 신뢰성은 아래에서 기술한 Black 방정식을 이용한다.

where J is the magnitude of the current density, Ea the activation energy,
R = 8.6173 × 10-5 eV/K the Boltzmann constant, T the Kelvin temperature,
and C and n experimental constants.

온도와 전류 밀도는 일렉트로마이그레이션 파괴에 가장 중요한 요소이므로, 이 둘을 올바르게 측정하는 것은 신뢰성을 기술하는 데 중요하다.

블개 방정식을 이용한 3차원 일렉트로마이그레이션 분석을 통해 활성화 에너지가 각기 0.91 eV(Ti/Al/Ti)과 1.31 eV(Ti/Cu/EP Cu RDLs)로 보고되었으며, 이는 파괴가 Al이나 Cu에서 grainboundry에서의 확산을 통해 일어나는 것을 보여주고 있다.
본 연구를 통해 고온에서는 일렉트로마이그레이션 신뢰성에서 Ti/Al/Ti 박막배선이 더욱 효과적이며 반대로 저온에서는 Ti/Cu/EP Cu가 더욱 효과적이라는 것을 상대적으로 보여주었다.

3.3 A Study on an Ultra Thin PoP using Through Mold Via Technology
Akito Yoshida, Shengmin Wen, Wei Lin, *JaeYun Kim, **Kazuo Ishibashi
Amkor Technology Inc. 1900 South Price Road, Chandler, AZ 85286, U.S.A
*Amkor Technology Korea Inc. 280-8, 2-ga, Sungsu-dong, Sundong-gu, Seoul 133-706, Korea
**Nokia Japan Co., Ltd. ARCO TOWER 4F, 1-8-1, Shimomeguro, Meguro-ku, Tokyo 153-0064, Japan
E-mail: ayosh@amkor.com, swen@amkor.com, wlin@amkor.com, phone: +1-480-786-7523
*E-mail: jyukim@amkor.co.kr, phone: +82-2-460-5715
**E-mail: kazuo.ishibashi@nokia.com, phone: +81-3-5759-7394

PoP(package-on-package) 패키지는 두 개의 패키지를 솔더볼로 연결시키는 형태로 최근 들어 스마트폰과 태블릿 PC 제품에 많이 사용되고 있다. 특히 iPhone, iPAD에 사용되는 A4,A5 그리고 갤럭시 탭에 사용되는 AP(Application processor) + 메모리 제품이 이 기술로 패키징 되고 있으며, 앞으로 태블렛 제품에도 많이 사용될 가능성이 있다. 

휴대용 제품이 더욱 가볍고 얇아지면서 패키지 두께의 최소화가 연구의 초점으로 대두되었고 많은 연구가 진행되고 있다. 하지만 패키지가 얇아지면 패키지의 휨이 매우 커져 결국 윗쪽 패키지와 아래쪽 패키지의 표면 실장 중에 그 양율이 감소하게 된다. 본 논문은 TMV(Through-Mold-Via Technology) 기술을 이용하여 PoP 패키지의 두께를 1mm로 낮추는 데 성공하였으며, 다른 다이 크기, 기판 종류 또한 온도 변화에 따른 패키지의 휨에 대한 연구를 통해 재료와 공정을 최적화하였다. 또한 보드 실장 신뢰성 실험을 통해 패키지의 신뢰성을 확인하였다.
테스트 시편은 12mm×12mm의 크기로, 아래/위의 볼 피치(pitch) 0.5mm, 몰드의 두께는 0.15mm 이었으며, 사용된 기판의 종류는 i)4-layer/ 0.23mm 두께, ii)2-layer / 0.17mm 이었다. 리플로우한 후의 두께는 1.0mm로 측정되었다.

Thermo-Moire 방식을 통해 휨 정도를 측량했으며, 다이 크기가 클수록 좀더 큰 휨을 보였다. 또한 패키지의 구조에 따라서도 그 휨 정도가 차이를 많이 보였다. 이는 패키지에 사용되는 재료와 그 두께 등에 따라 열팽창 계수의 차이로 인해 전체 패키지의 휨이 큰 영향을 받음을 보여준다.
그림 14는 실장한 후에 패키지의 휨으로 발생하는 불량을 보여준다. 특히 패키지의 가장자리에서 기판의 휨으로 솔더볼이 연결되지 못하고 파괴가 일어남을 보여준다.

3.4. Chip-to-Wafer (C2W) 3D Integration with Well-Controlled Template Alignment and Wafer-Level Bonding
Qianwen Chen+쪺, Dingyou Zhang쪺, Zheyao Wang+, Litian Liu+ and James Jian-Qiang Lu쪺#
+ Tsinghua National Laboratory for Information Science and Technology (TNList),
Institute of Microelectronics, Tsinghua University, Beijing 100084, China;
쪺 Department of Electrical, Computer, and Systems Engineering, Rensselaer Polytechnic Institute, Troy, NY12180, USA;
#luj@rpi.edu

이 논문은 C2W(chip-to-wafer) 3D 에 있어서 템플레이트 형성, 웨이퍼 레벨 본딩, 정밀 본딩, 그리고, 3차원 시스템 개발에 대한 논문이다. 서로 다른 기능의 디바이스들을 적층하여 특히 C2W 본딩에 있어서, 칩 엣지의 정밀 형성과 BCB(benzocyclobutene)을 이용하여 Cu-to-Cu 고체 확산 본딩(solid diffusion bonding)을 형성하여 C2W 본딩을 하였다. 본딩시 2마이크로미터의 정밀도를 얻었으며, Cu-to-Cu bonding의 경우 8×10-4 mbar, 1000N의 압력, 350도의 온도에서 2시간 공정 조건으로 웨이퍼본딩을 실행하고, 10-8 ohm-cm2 접촉저항을 측정하였다.

3.5. Through Mold Vias for Stacking of Mold Embedded Packages
T. Braun (1), K.-F. Becker (1), S. Voges (2), T. Thomas (2), R. Kahle (2), V. Bader (1), J. Bauer (1), K. Piefke (1),
R. Kru¨ger (2), R. Aschenbrenner (1), K.-D. Lang (2)
(1) Fraunhofer Institute for Reliability and Microintegration
(2) Technical University Berlin, Microperipheric Center
Gustav-Meyer-Allee 25, 13355 Berlin, Germany
phone: +49-30/464 03 244 fax: +49-30/464 03 254
e-mail: tanja.braun@izm.fraunhofer.de

본 논문은 웨이퍼 레벨 Fanout 패키지에서 3차원 적층, S2iP(Stacked System in Package) 을 위해 몰딩한 웨이퍼에 RCC(Resin coated Cu) 층을 양 측면으로 붙인 후에 UV 레이저로 구멍을 뚫고 그곳에 무전해 도금으로 전기적 연결을 만든 후 dryfilm을 이용하여 패턴닝을 하여 최종 인터코넥션을 형성하는 방법으로 3차원 적층을 형성하였다.

RCC 박막은 5μm의 구리와 35μm 두께의 레진으로 형성되었으며 이 박막을 185도, 10bar의 압력으로 50분 동안 압축하여 몰딩 웨이퍼에 붙였다. 특히 패터닝 공정에서는 DLI (Direct Laser Imaging)의 방법을 사용하였으며, dryfilm을 레이저 방법으로 패터닝 후 전해도금법으로 전기배선을 형성하였다. 그 후에 솔더를 이용하여 2개의 시편을 적층하였다.

이와 같은 방법으로 370x470mm의 사각 크기의 시편을 제작할 예정이다. 이 방법은 기판을 제작하는 데 있어 미세패턴을 형성할 수 있는 방법으로 앞으로 기판 및 fanout 기술에 효과적인 것으로 보여진다. 특히 레이저를 사용한 패터닝은 리소그리피 방법을 대체해 대량생산 및 가격경쟁력을 갖춘 방법으로 생각된다. 아직 양산화가 진행되지는 않았지만, 곧 실현가능성이 매우 높은 기술력으로 생각된다.

3.6. Implementation of an Industry Compliant, 5x50μm,
Via-Middle TSV Technology on 300mm Wafers
A. Redolfi, D. Velenis, S. Thangaraju, P. Nolmans, P. Jaenen, M. Kostermans, U. Baier,
E. Van Besien, H. Dekkers, T. Witters, N. Jourdan, A. Van Ammel, K. Vandersmissen, S. Rodet, H.G.G. Philipsen,
A. Radisic, N. Heylen, Y. Travaly, B. Swinnen, E. Beyne
IMEC Belgium, Kapeldreef 75, 3001 Leuven ? Belgium
eric.beyne@imec.be

 

IMEC에서 발표된 본 논문은 TSV를 형성함에 있어 기존의 300mm CMOS 장비를 이용해서 저가격의 TSV를 제작하는 공정을 소개하고 있다. Bosch 공정을 사용해서 DRIE 로 TSV를 형성하고, TEOS/O3 유전체로 절연막을 형성하여, 정전량과 리키지(leakage current)를 최소화하였으며, 탄탈륨 막으로 구리 확산을 막는 층으로 사용하였다. 또한 CMP하기 전에 열처리를 통해 Cu 자체의 응력을 최소화하여 이후 공정 중에 발생할 수 있는 Cu bumping을 방지하였다. TSV는 5마이크론 직경에 50마이크로 깊이로 준비하였다. 또한 각 공정을 모니터 하기 위해 PCM(process control monitor)을 이용해 각 공정의 완성도를 측정하였다. 전기적 특성 및 신뢰성에 대한 보고가 없는 것이 아쉽기는 했지만, 전체적으로 TSV 공정의 안정도와 인터그레이션(integration)에 대한 연구결과가 잘 보고된 것으로 생각한다.

3.7. Advanced Reliability Study of TSV Interposers and Interconnects for the 28nm Technology FPGA
Bahareh Banijamali, Suresh Ramalingam, Kumar Nagarajan and Raghu Chaware
Xilinx, Inc. 2100 Logic Drive, San Jose CA 95124
bahare.banijamali@xilinx.com

본 논문은 작년 2010년 말 Xilinx에서 발표한 multi-core를 이용한 FPGA 디바이스를 TSV interposer를 사용하여 4개의 FBGA를 붙여서 개발한 새로운 제품에 대한 휨 분석 및 기계적 전산모사 그리고 언더필 재료에 따른 신뢰성 평가에 대해 보고하고 있다. 28nm 노드의 4개의 칩이 사용되었고, 45마이크로 피치의 수천 개의 microbump를 이용해서 TSV 인터포저에 열압축 본딩으로 붙여졌다. 인터포저는 25x31mm의 크기로, 100마이크론의 두께였고, 이 인터포저는 180마이크론 피치로 다시 플라스틱 기판에 붙여졌다. 이후 underfill을 적용하고, 리드를 붙여서 패키징을 완성하였다.

상당히 큰 크기의 실리콘 인터포저이기에 많은 휨이 발생하였고, 또한 언더필 재료에 따라 그 신뢰성이 많은 차이를 보였다. 특히 언더필과 실리콘 인터포저의 passivation의 계면에서 박리(delamination)가 발생하는 신뢰성 문제가 보고되었고, 새로운 언더필재료를 소개하여 계속 패키지 신뢰성을 실시하였다. 이 경우 실제 최초로 TSV기술을 이용해서 고성능 FPGA반도체 제품으로 올해 말에 제품으로 생산되기 때문에 엔지니어들이 많은 관심을 가졌으며, 또한 상당히 큰 패키지 크기(45x45mm)로 인해 패키징에 많은 개발이 필요한 제품이어서 각 재료의 선택, 패키지 디자인 및 전체 패키지의 신뢰성에 있어서 많은 연구과제들이 주목을 끌었던 논문이었다.

3.8. Next Generation Fine Pitch Cu Pillar Technology - Enabling Next Generation Silicon Nodes
*Mark Gerber, Craig Beddingfield, and Shawn O'Connor
**Min Yoo, MinJae Lee, DaeByoung Kang, and SungSu Park
*** Curtis Zwenger, Robert Darveaux, Robert Lanzone, and KyungRok Park
*Texas Instruments Inc., 13532 N. Central Expressway, Dallas, Texas 75243
**Amkor Technology Korea, 280-8, 2-ga, Sungsu-dong, Sundong-gu, Seoul 133-706, Korea
***Amkor Technology Inc., 1900 South Price Road, Chandler, AZ 85286
*email: mgerber@ti.com Tele: 972-927-1751
***email: curtis.zwenger@amkor.com Tele: 480-786-7551

최근 들어 휴대용 제품에 많은 플립칩 패키징이 사용되면서 기존의 납을 함유한 솔더 범프에서 무연솔더로 범프의 재료가 바뀌었고, 접속단 숫자 증가로 인한 최근의 미세범프의 개발로 구리도금을 사용한 구리 pillar 마이크로 범프가 새롭게 사용되고 있다. 구리를 사용하였지만 접속단에는 15~30마이크론 두께의 솔더가 사용되어 기판이나 다른 층과의 접속에 사용된다. 구리 pillar 마이크로 범프는 특히 열전도도 및 일렉트로마이그레이션 저항성이 뛰어나기 때문에 고전류미도가 사용되거나 신뢰성을 요구하는 제품에 쉽게 적용될 수 있다. 공정가격 또한 기존의 솔더 제품에 비해 같은 수준으로 알려져 있다. 기존의 프립칩에 사용되는 범프의 피치는 150~200마이크로 정도였지만, 구리 pillar 마이크로 범프의 경우는 80마이크로 이하로 사용된다. 이와 같은 구리 pillar 마이크로 범프는 65nm이하의 반도체 기술제품에 사용되며 아래와 같은 몇 가지 이점을 가진다.

I) 60um 범프 피치 형성 능력
ii) 도금을 통한 범프의 큰 높이 (종횡비 ~2)
iii) 쉬운 언더필이나 MUF(mouldable underfill)의 작업성
iv) 일렉트로마이그레이션 저항성 향상 및 열적특성 향상
v) 다층 패키지 적층에 적합하다.
vi) Low-k(LK) / ELK 유전체를 사용한 반도체 기술에 적합
vii) 현재 웨이퍼 레베 패키징 공정과 호환
viii) 기존의 웨이퍼 범핑라인에서 작업이 가능
ix) 접촉 저항성의 감소 (전기적 특성 향상)
x) 높은 접속 밀도 제품에 있어 웨이퍼 공정을 사용하므로 경제적으로 유리하다.

본 논문에서는 12×12mm 크기의 515 I/O 플립칩 플락스틱 패키지가 사용되었고, 패키지 높이는 0.82mm, 그리고 50마이크로 범프 피치에 559개의 범프가 사용되었다. 본 논문에서 마이크로 범프의 제조 공정, 그리고 열압축법을 이용한 패키징 공정 개발 그리고 샘플을 준비하여 패키지 신뢰성 실험을 통해 패키지 특성을 보여주었다. 특히 그림 29와 같이 열압축의 조건과 전처리 조건들이 최종 접속단의 신뢰성 및 작업 양율에 미치는 정도를 잘 보여주었다. 접속 재료로 솔더를 사용하기 때문에 너무 높은 압력에서는 그림에서와 같이 솔더가 삐져나와 옆단의 구리 pillar와 쇼트가 일어나는 문제가 발생할 수 있어, 온도와 압력 그리고 시간의 3가지 변수를 적절히 조절하여 범프 상태에 맞는 최적의 조건을 형성해야 한다.

3.9. Comparison of the Electromigration Behaviors Between Micro-bumps and C4 Solder Bumps
C. C. Wei1, C.H. Yu1, C. H. Tung1, R. Y. Huang1, C.C. Hsieh1, C. C. Chiu1, H.Y. Hsiao2, Y.W. Chang2, C. K. Lin2, Y. C. Liang2, C. Chen2, T. C. Yeh1, Larry C. Lin1 and Doug C. H. Yu1
1Taiwan Semiconductor Manufacturing Company, Ltd., Hsinchu, Taiwan, R.O.C.
2Department of Material Science and Engineering, National Chiao Tung University,
Hsin-chu 30050, Taiwan, R.O.C.
ccweik@tsmc.com

본 논문에서는 기존의 C4(collapsed controlled chip carrier) 범프와 구리 pillar 마이크로 범프에서의 일렉트로마이크레이션 특성을 비교 분석한 논문이다. 특히 구리 pillar의 경우는 최근 들어 높은 미세 피치(<80마이크로) 접속단자의 수와 전류밀도 증가로 인해 크게 각광을 받고 있다.
C4 범프의 경우 저항의 증가는 공공이나 UBM이 솔더로 녹아들어가는 현상에 의해 발생하지만, 구리 pillar 마이크로 범프의 경우에는 주로 금속간 화합물(IMC)이 형성되는데 기여하는 것으로 관찰되었다.

또한, 주석 입자의 결정방향성을 측정하기 위해 EBSD(electron backscattering diffraction)가 사용되었으며, 그림 32, 33에서 보인 바와 같이 구리의 소모와 용해로 인해 주석입자의 결정방향성이 바뀌고 이로 인해 최종파괴를 결정하는 파괴기구를 보였다. 특히 구리 pillar 마이크로범프의 경우에는 C4 범프에 비해 주석 입자가 적기 때문에 결정방향성이 더욱 큰 영향을 주게 된다. 또한 구리의 용해로 인해 금속간화합물의 형성정도에 따라 주석 입자의 결정방향성이 결정됨을 보고하였다. 또한 일반적으로 전류 집중효과가 구리 pillar 마이크로 범프에 더욱 크게 나타나게 되는데, 이는 양쪽에는 구리로, 중간부분에는 솔더로 이루어진 구조에 기인하다. 하지만 전산모사법을 통해 밝혀진 바 최고의 전류집중도는 C4범프의 중간부가 더욱 높은 것으로 나타나 C4가 일렉트로마이그레이션 저항성이 상대적으로 저하됨을 보고하였다.

3.10. System in Wafer-Level Package Technology with RDL-first Process
Norikazu Motohashi, Takehiro Kimura, Kazuyuki Mineo, Yusuke Yamada, Tomohiro Nishiyama,
Koujiro Shibuya, Hiroaki Kobayashi, Yoichiro Kurita, and Masaya Kawano
Renesas Electronics Corporation
1120, Shimokuzawa, Chuou-ku, Sagamihara, Kanagawa, Japan
norikazu.motohashi.uf@renesas.com, +81-42-771-0669
 

본 논문은 RDL 배선을 먼저 실리콘 웨이퍼 위에 형성하는 방법(RDL-first) 을 이용하여, "SiWLP(System in Wafer-Level Package)"이라는 fanout 웨이퍼 레벨 패키징 기술을 소개하고 있다.
"RDL-first" 기술은 높은 접속단 밀도, 디자인의 용이, 패키지 크기의 최소화 등의 장점을 가지고 있다. 다층의 배선기술을 사용하고, 높은 작업성의 D2W(die-to-wafer) 본딩 기술과 미세피치 리플로우 솔더링 및 몰딩과 언더필을 웨이퍼 상태에서 한번에 하는 공정을 사용하는 특성을 가지고 있다. 특히 몰딩과 언더필 공정에서 매우 작은 크기의 간격도 기공이나 보이드 없이 채울 수 있음을 실험적으로 보여주었다. 이 기술의 장점을 아래에 정리하였다.

(1) RDL 제조상의 양율이 최종제품의 양율에 영향을 주지 않는다.
(2) 다이와 캐리어 웨이퍼가 모두 실리콘이므로 열팽창계수의 차이가 없어 매우 미세한 패드 피치에도 적용이 가능하다.
(3) 고온에서 경화하는 레진 재료를 사용하므로 더욱 높은 신뢰성을 얻을 수 있다.
RDL을 형성함에 있어 폴리이미드 층과 도금한 구리를 사용하였으며, 최종적으로 접속단은 Sn-Ag 무연도금이 되어있는 구리 pillar 범프를 사용하여 그 접속 신뢰성 향상을 꾀하였다.
사용한 시편 샘플의 크기는 5×5mm 패키지 크기에 2개의 칩(3.2×1.59mm, 3.2×3.18mm )이 사용되었다. 

3.11. Design and Demonstration of Low Cost, Panel-based Polycrystalline Silicon Interposer
with Through-Package-Vias (TPVs)
Qiao Chen, Tapobrata Bandyopadhyay, Yuya Suzuki*, Fuhan Liu, Venky Sundaram, Raghuram Pucha, Madhavan
Swaminathan, and Rao Tummala
3D Systems Packaging Research Center, Georgia Institute of Technology,
813 Ferst Drive N.W., Atlanta GA 30332
*Zeon Corporation, 1-2-1, Yako, Kawasaki-ku, Kawasaki-shi, 210-9507, Japan
qiaochen198411@gatech.edu

본 논문은 태양광 패널에 사용되는 폴리실리콘 기판을 사용하여 through-hole(TPV, Thorugh Poly-Si Via)를 형성하는 공정에 관한 보고이다. 700mm×700mm의 큰 기판 형태의 폴리실리콘을 사용할 수 있기 때문에 향후 그 제품의 가격적인 측면에서 매우 효과적인 것으로 생각된다. 또한 그림 37에서 보는 바와 같이 전기적 특성 평가에서도 기존 단결정 실리콘에 비해, 접속손실 및 crosstalk이 더 양호하며, CMOS에서 사용되는 DRIE와 같은 Bosch 공정을 사용하지 않고 레이저를 사용하여 비아를 형성하게 되고 또한 라미네이션 재료로 양쪽에서 압착하여 전기절연을 형성하여, 구리 도금 대신에 무전해 도금으로 전지적 연결을 형성하고 CMP와 같은 단위 공정들을 생략하여 실리콘 인터포저 제품을 만들어 낼 경우 그 공정의 간략함, 저가격의 장비, 대량 생산과 기본 재료가 저렴하므로 매우 경쟁력이 있을 것으로 생각한다.  결국 이 방법은 대량 생산을 고려하여 i) 기존의 실리콘에서 폴리실리콘 기판으로 바꾸고, ii) 기존의 고가 CMOS의 공정에서 레이저로 비아를 형성하며, RDL대신 유기물 기판에서 사용하는 공정기술들을 채택하였다. 본 공정에서 사용된 폴리실리콘 기판은 0.15 Ω-cm 의 저항에, 220마이크로미터 두께를 가진다. 앞으로 신뢰성에 대한 연구가 계속되고 실제 시제품들이 제작되어 그 특성이 계속 보고되기를 기대한다.

학회 총평

올해로 61회를 맞이한 본 학회는 반도체 및 마이크로 시스템 패키징에 관한 세계적으로 가장 권위 있는 학회로 1000여 명 이상이 참석하는 세계적으로 명망있는 학회이다. 특히 기존 학회에 비해 논문 혜택이 매우 까다로운 학회로 알려져 있다. 점심만찬 때 개최위원회에서 발표한 자료에 따르면 논문 체택률이 50% 이하로 매년 더욱 많은 양의 논문이 제출되지만 전체 발표 논문의 수는 고정하여 더욱 채택되는 정도가 어려워지고 있다고 한다. 또한 논문발표 배정시간을 25분으로 하고 세션 간 휴식시간을 45분 정도로 충분히 두어 많은 논의와 교류가 연구자들 사이에 있도록 배려하고 있다. 또한 다른 학회와 가장 다른 점은 학회장에서 세션의 진행을 돕는 진행요원들이 임시고용직이 아니라, 학회를 준비하는 committee 멤버들로 이루어져 직접 그들이 발로 뛰면서 돕고 직접 학회발표에도 참석하는 모습을 보여주었다는 것이다.

이러한 것들이 동료 연구자들과 학생들에게 많은 자극이 되는 듯 하다. 16 개의 professional development courses (short-course)에 약 300명의 연구원들과 공학도들이 참석하였으며, 61개 업체가 테크니컬 코너 전시회에 참석하였다. 현재 세계적인 반도체 및 TSV technology, 3D wafer stacking, 3D interconnects, Embedded packaging technology, Cu/ELK packaging등의 패키징 관련 기술의 현황과 새로운 기술이 많이 소개되었으며, 특히 Intel, IBM, Nokia, Broadcom, Qualcom, Samsung, Xilinx, TSMC, Global Foundry, Renesas, Hitachi, Fujitsu 등 세계적인 기업들과 IMEC, IME, IZM Fraunhaufer, PRC(Packaging Research Center) in GIT(Georgia Insititute of Technology), LETI-CEA, ITRI (Industrial Technology Research Institute, Taiwan), ETRI 등의 연구소 및 유수의 대학들이 다수 참여하여 새로운 응용과 기술이 어떻게 새로운 반도체 패키징과 소자에 적용되는지 실용적인 면과 학문적인 면 모두 충실한 접근이 이루어졌다.

학회 운영면에서도 동반 가족에 대한 특별공간을 마련하고 또한 인터넷을 사용하도록 부스를 준비하였으며, 발표자들이 발표 자료를 준비하도록 공간을 마련한 점 등 참석자들에 대한 충분한 배려가 있었다. 1000명이 넘는 많은 참석자가 있었지만, 학회 모든 행사가 매우 치밀하고 계획적으로 부드럽게 진행된 점이 인상적이었다.
논문의 경우도 이제는 하나의 단편적인 공정이나 특성을 보는 것에서 공정과 특성, 신뢰성 또는 공정 흐름에서의 문제점과 같이 좀 더 큰 그림으로 문제점들을 접근하는 모습을 볼수 있었다.

체계적으로 전산모사, 공정개발 그리고 프로토타입의 제작, 그리고 측정과 신뢰성을 모두 포함하는 총체적인 연구들이 계속해서 진행 중이며, 이를 통해 양산에 적합성을 보여주는 연구들이 눈에 띄었다.
3D TSV, Embedded technology, SiP, RF Module, 웨이퍼/웨이퍼본딩, 다이/웨이퍼 본딩, 저온 웨이퍼 본딩/접속본딩 MEMS, flexible electronics, Cu/low-k 패키징 등의 패키징 관련기술의 현황과 새로운 기술 등이 소개되었으며, 특히 세계적인 많은 기업 연구소들이 대다수 참여하는 학회의 성격상 새로운 기술이 어떻게 새로운 반도체 패키징과 소자에 적용되는가에 대한 접근이 많았다. 기존 패키징이 가진 개념적 범위가 점차 광범위해지면서, 다양한 접근 방법으로 기존의 패키징 기술과 새로운 기술의 혼합이 일어나고, 특히 wafer level integration 기술을 통해 경박단소화와 다양한 기능의 칩을 일체화하려는 노력이 많이 보였다. 특히 두께를 최소화하려는 노력이 많이 보였다.

작년에 비해 큰 차이점은 TSV 에 관한 놀라운 관심과 60여 편의 높은 논문 발표였다. 특히 2.5D TSV 인터포저에 많은 논문들이 발표되었는데, 여러 연구자들이 이 분야에 대한 새로운 적용과 앞으로의 상품화에 큰 기대를 걸고 있었다.
많은 참석자의 논문과 관심이 새로운 기술의 소개와 앞으로 다가올 미세피치와 소형화에 초점이 맞춰졌고, 특히 3차원 패키징 기술을 이용한 다양한 형태의 SiP 기술과 3차원 패키지 제조에 몰렸다. 새로운 공정기술이나 접속기술, 그리고 3차원 패키징 논문이 발표되는 학회장에는 매우 많은 사람들이 참석하여 경청했고, 많은 질문들과 각 기술 간 비교에 대한 논의가 있었다. 보통 250~300여명에 가까운 인원이 참석하여 그 관심에 대한 정도를 알 수 있었다. 

특히 Intel, IBM, ST microelectronics, Qualcomm등 세계적인 기업들과 IMEC, IME, IZM Fraunhaufer, PRC(Packaging Research Center) in GIT(Georgia Insititute of Technology), LETI-CEA 등의 연구소 및 유수의 대학들이 다수 참여하여 TSV의 새로운 응용과 기술이 소자에 적용되는지, 디자인 측면과 테스트 면에서의 문제점들 및 해결방안, 실용적인 면과 학문적인 면에서 모두 충실한 접근이 이루어졌다. 학회장에는 매우 많은 사람들이 참석하여 경청했고, 많은 질문들과 각 기술간 비교에 대한 논의가 있었다. 3차원 적층 기술은 크게 2가지로 나누어 볼 수 있다. 하나는 3D IC, 3차원 반도체 소자 기술, 다른 하나는 인터포저 반도체 기술을 이용해 적층하는 기술이다. 즉 실리콘 관통기술이 어는 단계에서 준비되느냐에 대한 논의와 전체적인 공정의 융합에 대한 산업의 공급사슬에 대한 논의도 많이 진행되고 있다.
현재 3D TSV IC의 제조에 있어서는 해결해야 할 문제가 많기 때문에 이러한 문제들을 해결하기 위해 반도체 업체 총제적인 협력이 필요할 것으로 생각된다.

많은 연구자들이 TSV 기술을 연구하고 있으나 그 자체로는 상품화되기에 아직 준비되어야 할 것들이 많다. 그림 40에서 보인 바와 같이 전반적인 산업체의 가치사슬이나 공급수요사슬이 아직 이루어져 있지 않고, 또 기술표준화에 대한 준비도 아직 미흡하다. 따라서 일부 선진업체에서는 제품을 교체한다고 하더라도 그 가격이 높기 때문에 고가 제품에만 적용될 가능성이 높다.  이러한 기술이 일반화되기 위해서는 빠른 시일내에 새로운 제품들이 소개되고 저렴한 대량 생산 체계가 요구된다 하겠다. 이를 위해 각 관계 산업체와 연구소의 노력이 필요하고, 특히 얼라이언스와 컨소시엄과 같은 협력체계가 절실히 필요하다. 다행히 작년부터 시작된 Sematech의 3D TSV 컨소시엄은 많은 반도체 기업들과 장비 업체들이 참석하여 좋은 성과를 보이고 있어 고무적으로 생각한다.

본 학회와 같이, 아시아, 유럽 그리고 미국의 3차원 반도체 소자 연구자들과 산업체 관계자들이 주기적으로 모여 집중적으로 다양한 각도에서 새로운 기술을 나누고 산업화에 대해 서로 협력함으로써 현재의 여러가지 기술적 문제점과 간격들을 좁히고 3차원 TSV, 적층 및 융합기술의 현실화에 좀 더 가까이 다가설 수 있을 것으로 생각된다.
 
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