Advanced CMOS 기술에서 최신 high-k 게이트 스택의 집적화와 동향
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Advanced CMOS 기술에서 최신 high-k 게이트 스택의 집적화와 동향
  • 신윤오
  • 승인 2011.11.07 00:00
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KOSEN Report


최근 전통적인 CMOS(complementary metal-oxide-semiconductor) 스케일링 기술의 한계로 인하여 혁신적인 트랜지스터 구조나 최신의 신물질 적용이 기존 CMOS FETs(field-effect transistors)의 성능 향상을 위한 핵심 연구가 되었다. High dielectric constant (high-k) 게이트 스택은 실리콘 산화막(SiO2)을 대처할 수 있는 핵심 물질로 많은 연구가 이루어지고 있으며, 여러 성과를 바탕으로 CMOS 디바이스의 어플리케이션에 적용되고 있다. 하지만 (a)실리콘 기판 상에 유전체로 적용하기 위한 적절한 유전율, 밴드갭, 밴드 정렬(alignment), (b)high-k/Si 계면과 high-k/metal 계면에서의 열역학적 안정성과 계면 엔지니어링, (c)depletion 효과, 높은 게이트 저항, 그리고 금속전극의 high-k와의 적층문제, (d) 문턱전압의 불안정에 영향을 미치는 낮은 성능 등의 문제를 가지고 있다. 본 보고서에서는 평판 CMOS 스케일링을 위한 high-k와 그에 따른 금속 전극에 관한 연구, 그리고 미래의 방향성을 제공하기 위한 대안 디바이스 기술에 대한 최근까지의 연구 성과를 검토하며, advanced CMOS 디바이스 내에서 미래의 게이트 스택 기술과 연구과제에 대한 전망으로 마무리한다.

글: 정성욱 (하이닉스 반도체)
자료협조: KOSEN(한민족과학기술자 네트워크) / www.kosen21.org

개요

평판 CMOS기술에서는 Moore의 법칙이 여전히 유지되고 있으며, sub-0.1um 기술 개발을 위하여 수많은 혁신과 연구가 진행되고 있다. ITRS(International Technology Roadmap for Semiconductors)에서는 계속적인 scaling을 위해서는 알려지지 않은 해결책이 필요함을 지적하고 있다. 특히, 계속적인 CMOS downscaling에 따라 실리콘 산화막은 한계에 도달할 것이 확실시 되고 있으며 물리적으로 더욱 두꺼운 층으로 사용이 가능한 high-k에 대한 연구가 활발히 진행되고 있다. 향후 CMOS 애플리케이션을 위하여 현재는 하프늄에 기반한 high-k(Hf based high-k)가 선도 후보군으로 뽑힌다. 또한, High-k oxide는 다결정 실리콘(poly-Si)의 depletion 효과 때문에 금속 게이트 전극과 결합되어야 한다. 본 보고서에는 미래 nano-CMOS 디바이스를 위한 최신 high-k 게이트 유전체와 전극 물질의 집적과 연구 결과에 대하여 3,4 장에 정리하였으며, 미래 22nm 이하의 node를 위한 게이트 스택 기술에 대하여 마지막에 간단히 기술하였다.

CMOS 스케일링과 한계

미래 CMOS 기술 node를 위해 저전압, 저전력과 더불어 고성능, 고신뢰성, 고밀도가 요구되며, 이는 CMOS 트랜지스터의 스케일링을 통하여 이루어진다. 그림 1은 0.18um로부터 65nm node까지 과거 5세대의 기술 개발에 있어 게이트 산화막의 스케일링 동향을 나타내었으며, 게이트 길이와 EOT(equivalent oxide thickness)가 표시되어 있다. 게이트 산화막 두께는 각 기술 세대별로 0.75배 스케일링되나, 최근에 산화막 두께 스케일링은 점차로 늦어지고 있다. 1nm 두께의 산화막은 4~5개의 원자층과 동일하며, 이는 direct tunneling, 게이트로부터 절연막으로의 불순물 투과, 제작된 디바이스의 신뢰성과 lifetime등의 문제를 야기 시킨다. 산화막의 물리적 한계는 high-k 특성을 가지는 많은 새로운 물질에 대한 연구를 가속화시켰다.

MOSFET 스케일링

MOSFET는 3-터미널 스위치이며, 동작은 게이트 유전물질인 산화막의 특성에 정밀하게 의존한다. 기본적인 커패시턴스 관련식과 포화영역에서의 MOSFET 전류식은 아래와 같다.
디바이스의 채널 길이와 산화막 두께 감소에 따라 소스와 드레인 간의 전류는 증가하게 되며, 채널 길이 감소와 더불어 산화막 두께 감소는 단채널에서도 채널 전하를 증가시켜 게이트 전극 컨트롤이 가능하도록 해준다.

최근 게이트 산화막 스케일링 동향

미국 반도체산업협회는 미래 무어(Moore)의 법칙에 따른 미래 로드맵을 작성하였고, 그림 2에 1997년 예상된 반도체 로드맵을 나타내었다. 현대 MOSFET에서 산화막은 poly-Si 게이트의 depletion과 inversion layer의 양자화로 인해 물리적 두께보다 전기적으로 8-10Å 두꺼운 특성을 보여준다. 실리콘 기술 로드맵에 의하면 게이트 절연막으로써 산화막의 마지막은 2012년이 될 것으로 예상하고 있으며, 이의 해결을 위하여 높은 유전상수를 가진 절연막이 요구된다.

산화막 기반 게이트 절연막의 스케일링과 한계

높은 커패시턴스 확보를 위해 산화막 두께를 감소시켜야 하나, 이는 누설 전류 증가, 불순문 투과, 신뢰성 문제를 야기한다. 3nm 이하의 SiO2에서는 direct tunneling이 주요 누설전류 인자이며, 전통적인 hard-breakdown이 아닌 soft-breakdown이 보여진다. 또한 SiO2 산화막은 실리콘 기판으로부터 0.7nm 성장 후에 정상적인 밴드갭을 가지므로 계면상태를 고려하면 산화막의 물리적 두께 한계는 1.2nm가 된다. 이론과 실험을 종합해 볼 때 7ÅA 아래에서는 정상적인 'bulk' 산화막 특성을 나타낼 수 없다.

High-k 게이트 유전막의 필요성

스케일링이 진행됨에 따라 SiOxNy 는 한계를 나타내고 있으며, 그림 3은 산화막과 비교하여 high-k와 금속 전극을 사용하였을 경우 게이트 누설 전류 vs. EOT를 나타낸다. High-k유전막을 사용함으로써 barrier height는 누설전류 감소에 따라 증가되었다. 물리적으로 두꺼운 두께의 high-k박막은 신뢰성도 향상시킨다.

High-k 유전막 후보군의 선택과 이해 

산화막의 많은 이점에도 불구하고 스케일링에 의해 매우 얇아졌을 때 tunnel 전류가 형성되는 것이 문제이며, 산화막을 대신한 high-k 게이트 유전막은 다음과 특성이 필요하다. 첫 번째는 증착 및 이후 고온 열공정에서 실리콘과의 열역학적 안정성이다. 특히, 계면상태는 전기적 특성을 좌우하는 중요한 척도가 된다. Binary와 ternary 금속산화물이 실리콘과 직접 맞닿았을 때 열역학적으로 안정한데, Al2O3, Y2O3, ZrO2, HfO2 등이 이에 해당하며, Hf, Zr, Y의 금속 실리케이트도 좋은 후보군이다. 두 번째는 산화막보다 높은 유전상수 값을 가져야 한다. 유전상수가 너무 높을 경우 박막 두께는 매우 두꺼워져야 하며, 이로 인한 fringing field는 게이트 컨트롤을 저해함으로써 적절한 유전상수를 가진 high-k 물질을 선택해야 한다. 물리적으로 두꺼운 high-k 박막은 direct tunneling 전류를 감소시키지만, Schottky emission으로부터 예외는 아니다. 따라서 conduction band offset이 큰 high-k 물질을 사용하는 것이 좋으며, 1eV 이상의 band offset을 가지는 것이 누설 전류 감소에 도움이 된다. 최근 Robertson은 실리콘과의 접촉시 high-k 물질의 band alignment를 계산하였으며 그림 4에 나타내었다. 세 번째로 high-k 게이트 유전체는 비정질(amorphous) 상인 것이 좋다. 누설 전류는 결정화된 박막의 grain boundary를 따라 증가하며 대부분의 high-k 물질은 낮은 결정화 온도 때문에 polycrystalline (비정질)상으로 존재한다. High-k 물질의 열적 안정성은 최근에 더욱 중요하게 다루어진다.
요약하면, 게이트 절연막을 위한 high-k 물질의 이슈는

(1) 비정질 계면 층 성장 조절
(2) 기판 type에 따라 single-phase 박막 성장
(3) 최초 증착되는 few atomic 층에 metal-silicide와 같은 결합
(4) molecular beam epitaxy와의 양립 등이다.

많은 문제가 해결되었지만, 여전히 다양한 기본 이슈가 존재하며, 유전물/실리콘 계면 안정성, 계면 상태, 박막 morphology, 열적 안정성, 게이트 양립, 프로세스 양립, Fermi level pinning 등이다.

Dielectric/Si interface stability
금속산화물과 실리콘 사이의 계면 반응은 금속 실리사이드나 산화막을 형성하게 되며, 계면 생성물은 낮은 유전상수를 가지게 된다. 금속산화물은 실리콘과는 열역학적으로 안정하지만 계면층이 형성된다. 산화막 계면층이 없는 금속 실리사이드가 최근 보고되기 시작했다.

Dielectric/Si interface quality
산화막의 midgap interface state density (D)는 2 x 1010 states/cm2-eV 수준이나, 대부분 high-k 물질의 D는 1011 - 1012 states/cm2-eV 수준이다. 또한, 필름 내부나 계면에 1012/cm2 이상의 fixed charge density가 존재할 경우 300mV 이상의 VFB(flatband voltage) 변화를 나타내어 high-k/Si 계면의 중요성을 말해준다.

Film morphology
High-k 유전체는 낮은 누설 전류를 가지는 절연막이어야 하며, 이는 낮은 defect density 와 관련이 있다. 완벽한 계면 형성을 위해 high-k 물질은 실리콘과의 격자구조 일치를 위해 epitaxial하게 성장되어야 한다. 그러나, 결정계 물질 내부의 grain boundary는 빠른 확산 통로나 불순물 흡착 사이트로 행동하게 되며 이는 누설 전류를 급격히 증가시키는 요인이 된다. 비정질 물질은 공유결합으로 형성되며 구조적으로 유연하여, 계면의 결함 밀도를 낮추고 실리콘의 접촉에 열역학적으로 안정하다. 최근에는 비정질 high-k 물질의 MOSFET 제작 동안의 정합성과 비정질 상태 유지가 주요 관심주제이다.

Gate compatibility and process compatibility
누설 전류를 감소하기 위해 SiO2를 대처하기 위한 물질이 필요한 것과 마찬가지로 n+/p+ 도핑된 다결정 실리콘을 대신할 게이트 전극이 필요하다. 게이트 전극으로서 도핑된 다결정 실리콘의 대체제가 필요한 이유는 다음과 같다.

(a) 열적으로 형성된 산화막 위에 boron 도핑된 p+ 다결정 실리콘의 사용은 얇은 산화막을 통하여 채널로의 불순물 터널링을 발생시키며 계면의 전하 트랩 증가와 문턱 전압을 변화시킨다.
(b) 산화막을 통한 boron 터널링은 poly-Si/SiO2 계면에서 depletion을 발생시키며, 전류 감소의 요인이 된다.
(c) 100nm 이하에의 node에서는 채널 영역 내에 불순물 분포 및 변화가 심해지며, 문턱전압 불안정의 원인이 된다.
(d) Poly-Si/SiO2 계면은 열공정 동안 화학적으로 안정하나, 대부분의 high-k와 접촉되어 있는 다결정 실리콘은 고온에서 열역학적으로 불안정하다.

이런 이유로 도핑된 다결정 실리콘 대신 금속 전극이 좋은 후보군으로 논의되며, 이는 불순물 투과의 문제를 제거하며, gate depletion 을 발생시키지 않는다. 열공정 동안, 금속/high-k 계면의 열역학적 안정성이 주요 관심사이다.

Fermi level pinning
적절한 workfunction을 가진 금속 전극 구현의 방해물은 Fermi level pinning이다. Fermi pinning은 금속과 유전체 (또는 반도체) 사이에 계면 형성에 기인한다. 계면이 형성될 때, 유효 금속 workfucntion은 진공 workfunction과 다른 에너지에 고정된다. Schottky 접촉 내에서 장벽 높이에 영향을 미치는 메커니즘 중 하나는 MIGS(metal-induced gap state)이며, 금속 전도대가 반도체 밴드갭과 겹쳐질 때, 금속-반도체의 파동함수 투과에 의해 반도체 밴드갭의 intrinsic state와 동일한 workfunction을 가지게 된다. MOS device에서 금속-유전체와 다결정 실리콘-유전체 계면은 Fermi level pinning이 발생한다. 800℃ 이상의 온도에서 금속 전극의 열적 담금질은 대다수 금속 전극의 workfunction을 midgap값으로 한정한다는 것이 보고되었다. 결론적으로 로 high-k 게이트 유전체가 선택되기 전에 Fermi level pinning 효과가 고려되어야 한다.

High-k 유전체 개발의 현재

1980년 이래로 SiO2 스케일링의 한계는 예견되어 왔으며, 이는 게이트 누설 전류 증가에 기인한다. 터널링 전류 감소를 위해 게이트 유전체의 물리적 두께를 증가시켜야 하며 이를 위해 high-k 유전체가 해결책으로 대두되었다. 그러나, 대부분의 high-k 유전체는 심각한 crystallization-induced 누설 전류와 낮은 신뢰를 가지고 있다. Nitrided SiO2가 가장 성공적으로 구현된 high-k 유전체 중 하나이다. 1990년 중반에 DRAM capacitor에 적용하기 위해 TiO2, Ta2O5, BaSrTiO3가 연구되었고, 최근에 열적 안정성을 바탕으로 Hf(Zr) 기반 산화물과 실리케이트가 미래 후보군으로 자리잡고 있다.

High-k 게이트 유전체 증착 방법

High-k 게이트 유전체를 증착하기 위하여 많은 방법들이 사용되었으며 크게 CVD와 PVD 기반한 기술로 나눌 수 있다. CVD 방법은 유연한 성장 프로세스를 제공하면 가격도 저렴하다. 특히 ALCVD(atomic-layer chemical vapor deposition) 방법은 나노미터 범위의 두께 조절과 layer별로 금속 산화물 조성을 컨트롤이 가능한 장점을 가지고 있다. CVD 방법의 문제점은 증가되는 증착온도에서 실리콘 기판 산화에 의한 계면층의 형성과 불순물이다. 반면에 PVD 방법 중 스퍼터링은 단순 프로세스와 고순도 박막 합성의 이점과 낮은 온도에서 low-k 계면층의 형성과 조성 일관성의 특징을 가지고 있다.

High-k/Si 게이트 스택에서 atomic-scale 특성

차세대 게이트 스택의 조성, 구조, 결합, 전기전자적 특성 조사를 위하여 분광학적, 전기적, 물리적, 화학적 방법들이 있으며, 주로 원자-스케일에서 조성과 계면 구조에 대한 분광학적 방법을 소개한다.

Electron microscopy
STEM(Scanning transmission electron microscopy)은 물리적 특성 분석을 위해 가장 효과적인 방법 중 하나이다. STEM은 HAADF(high-angle annular dark-field) imaging, EDS(energy dispersive X-ray spectroscopy), EELS(electron energy-loss spectroscopy)와 함께 결합하여 사용 가능하며 계면의 화학성분 및 구조 분석이 가능하다. Atomic resolution STEM은 원자번호에 매우 민감하며 Hf과 같은 무거운 원소들로부터 계면 SiO2와 같이 가벼운 원소들을 구별하기 적합하다. 또한, 단결정 실리콘 내의 Sb, 비정질 산화막 내의 Hf 등과 같이 적은 양의 무거운 원자번호의 원소들을 구별해 낼 수 있다.

FTIR(Fourier transform infrared spectroscopy)
잘 알려진 것처럼 FTIR은 산화막의 화학적 성질 분석에 주로 사용되는데, high-k 박막의 계면에 존재하는 산화막의 존재를 확인할 수 있다. 예로 40nm 두께를 가진 ZrO2 박막과 달리 20nm 두께의 얇은 ZrO2 박막에서는 열처리에 따라 산소가 ZrO2 박막 내부로 확산되지 않고 실리콘 기판과만 반응한다는 것을 확인할 수 있다. 이는 FTIR의 Si-O peak의 이동과 세기를 통해서 알 수 있으며, 얇은 ZrO2 박막은 계면 영역을 자유롭게 조절할 수 있음을 의미한다.

SRPES(Synchrotron radiation photoelectron spectroscopy)
광전자(Photoelectron) 분광법은 계면 영역에서 원자 조성 등의 화학 전자 구조를 규명하기 위한 효과적인 방법이며, HfO2/Si 구조의 밴드 오프셋과 실리케이트 형성 등의 계면 화학 분석에 사용되고 있다. 특히, SRPES는 산화막 내부의 화학적 특성뿐만 아니라 얇은 산화막과 기판재 사이의 계면 영역에서도 효과적이다.

MEIS(Medium energy ion scattering) spectroscopy
고해상도 MEIS는 계면 구조, 변형, 산화막의 성장 상태와 조성 등에 이용되며 필름 내 원소의 밀도와 정확한 원소의 정량적인 깊이 프로파일의 확인을 위해 직접적으로 활용 가능하다. 열처리온도 증가에 따라, HfO2 내의 N 함유량은 감소하고, 계면 영역에서는 변화가 거의 없는 것으로 보아 계면 영역 내의 질소는 상대적으로 안전하다.

Three-dimensional atom probe microscopy
APM은 원자 레벨에서 원소 성분에 대한 3D 특성을 TEM과 SIMS로 구현하며, 더욱더 빠르고 정확하게 복잡한 성분 분석과 자세한 구조가 가능한 특징을 가지고 있다.

다른 특성 평가 방법들
차세대 CMOS 디바이스의 게이트 스택 분석을 위해 다음과 같은 여러 원자 레벨 해상도 기술이 있다. XRR(X-ray reflectivity)과 NR(neutron reflectivity), EXAFS(extended X-ray absorption fine structure), SANS(small angle neutron scattering), ESR(electron spin resonance) 등.

최근 high-k 게이트 절연체 

절연체 스택 내에 5Å 산화막 사용시 발생하는 여러 문제와 제한을 고려했을 때 실리콘 위에서 안정적이고 산화막과 비교하면 실리콘과의 계면 상태가 우수한 게이트 절연막을 사용하여야 한다. 높은 유전상수, 상대적으로 큰 밴드갭, 고온 형성, 실리콘과의 우수한 열역학적 안정성의 특성을 가지는 Hf(Zr) 기반한 high-k 게이트 절연체가 최근에 산화막을 대신하기 위한 가장 유망한 절연막으로 주목받고 있다. 희토류계 산화막이나 란타나이드와 실리케이트도 잠재적인 후보들이다.

최근에 Gd2O3, Sc2O3 보다 훨씬 큰 20 이상의 유전상수를 가진 GdScO3가 high-k 후보로 보고되기도 하였다. 초기에는 비정질 구조의 산화막 연구가 수행되었고, 차세대 절연체를 위하여 에피택셜 구조에 대한 연구가 진행되고 있다. 물성 관점에서 비정질 구조의 게이트 절연막이 가장 적합한데, 첫째 이유로는 비정질 구조는 기존의 Si:SiO2 상태와 같으며, 가격이 저렴하, 현재의 CMOS 프로세스에 적합하기 때문이다. 둘째로 비정질 구조 산화막은 계면 결함을 최소화할 수 있는 계면 결합 배치가 가능하기 때문이며, 셋째로는 새로운 상(phase)의 형성 없이 비정질 산화막의 조성을 순차적으로 변화시킬 수 있기 때문이다. 넷째로는 비정질 산화막과 그것의 유전상수는 등방향성을 가지고 있어 다른 방향의 그레인 때문에 캐리어를 산란시키는 현상은 발생하지 않는다는 것이다. 그리고 마지막으로 비정질 상은 다결정 구조 산화막과 달리 결정립계(grain boundary)를 가지고 있지 않아, 이에 따른 문제가 없다.

그러나 대부분의 금속 산화물은 결정화에 따른 경향을 나타내는데 결정화의 증가에 따라 신뢰성을 감소시킨다. 다결정 구조 절연체는 결정립계 에서 질량과 전자 전송을 촉진하여 신뢰성에 부정적인 영향을 미친다. 구조적 측면에서 에피텍셜 구조 산화물은 높은 일관성을 제공하는 원자적으로 급격히 변화하는 계면, 낮은 계면 결함 밀도, 비정질 및 다결정에 비하여 낮은 누설 전류 등의 장점때문에 high-k 게이트 유전체를 위한 잠재적 후보이다.

그러나 에피텍셀이 가능한 후보군 감소와 도메인 경계가 결정립계로 동작하는 등의 문제를 가지고 있다. 현재도 CMOS 디바이스의 여러 관점에서 high-k 게이트 유전체의 다양한 마이크로 구조의 효과에 대한 더욱 많은 연구가 필요하다. 이후에는 high-k 게이트 유전체의 합성, 마이크로구조에 따른 특성, 계면의 형성 메커니즘 및 광학적 특성에 대하여 언급한다.

Hf-based oxides gate dielectrics 
HfO2, HfOxNy, 그것의 실리케이트 또는 알루미네이트는 SiO2 게이트 산화막을 대신할 high-k 게이트 유전체로 주목받고 있으며, HfO2는 실리콘과 접합시에 열역학적 안정성때문에 선택된다. 또한, HfO2는 16-45 사이의 높은 유전상수와 5.68eV의 큰 밴드갭, 2.1의 굴절률, 9.68g/cm3의 높은 벌크 밀도, 373K에서 7.6X10-6 /K인 SiO2와 비교하여 5.85X10-6 /K의 열팽창계수를 가지며, 주로 단사정 결정계(monoclinic crystalline) 상을 가진다. 973K 이하의 온도에서 HfO2는 프로세스 조건에 따라 비정질 구조를 가지며 낮은 이온화 포텐셜과 전자친화도를 가진다. 현재의 Hf 기반한 high-k 초박형 절연체는 PVD, 용액 증착, MOCVD, ALD와 같은 다양한 방법으로 증착 가능하다.

그러나 낮은 결정화 온도와 고온 프로세스 동안에 순수한 HfO2는 B와 O의 침투에 취약하여 표준 CMOS 디바이스에 집적화될 때, EOT scaling과 신뢰성 문제를 야기한다. 최근 여러 연구그룹에서 HfO2내에 Al, Si, N과 같은 불순물을 주입하여 결정화도 뿐만 아니라 전기적 특성을 향상시킴을 검증하였다. 여러 증착 방법에 따라 Hf 기반 게이트 절연체의 최근 보고된 마이크로구조와 특성을 확인해 보자.

PVD-derived Hf-based gate dielectrics
증착 후 산화 방법과 결합된 PVD 방법은 균일하고 안정된, 증착후 산화의 간편함과 낮은 가격의 장점이 있어 high-k 박막 증착을 위해 넓게 사용되는 방법이다.

Microstructure and interfacial properties
그림 5는 스퍼터로 증착된 HfO2 필름의 다양한 열처리 온도에 따른 XRD 패턴을 나타내며, as-grown HfO2 필름은 비정질임을 알 수 있다. 열처리 온도가 증가함에 따라 HfO2 필름은 정방정상(tetragonal phase)로부터 단사정상(monoclinic phase)으로 변화하며, 고온에서 다결정 구조를 형성한다. 즉, 필름 구조는 열처리 온도에 의존한다.

HfO2의 낮은 결정화 온도에 의해 형성되는 다결정 구조 절연체는 결정립계에서 질량과 전자 전송 가속화의 문제를 가지고 있다. 최근 질소를 함유한 HfO2에 대한 보고가 있으며, as-deposited HfOxNy 필름은 비정질 구조를 나타낸다. 그림 6에서 보이듯이 800℃의 열처리 온도에서 HfOxNy 필름은 약한 단사정 결정계 상이 관찰된다. 같은 두께의 HfO2와 비교했을 때 질소가 함유된 HfO2 필름의 결정화 온도는 증가하며, 질소 함유의 효과는 격자 균형을 방해하며 무질서 상태 형성을 가속화한다. Al 포함된 HfO2 필름도 동일한 특성을 나타내며, Al과 N는 결정화 억제제로 행동하며 Hf 기반 게이트 절연체의 결정화 온도를 상승시킨다. 600℃, N2 분위기에서 수행하는 PDA 처리 동안에 산소에 의한 질소 치환이 진행되며, 이에 따라 질소 농도는 감소하는데, 이는 PVD HfOxNy 내에 질소 함유가 열적으로 안정하지 않음을 의미한다. 열처리 분위기에서 산소는 확산되고 부분적으로 Si-N 결합을 산화시킨다.

증가된 온도에서 Si 기판의 산화에 의해 형성되는 계면 SiO2 층은 high-k 게이트 절연체의 또다른 중요한 문제이다. 계면 SiO2 층의 형성은 유전상수 감소, 유효 커패시턴스 감소, 불포화 결합(dangling bond)의 존재에 따른 결함에 영향을 미친다. 그림 7은 HfO2와 HfOxNy 필름의 열처리 온도에 따른 FTIR 결과를 나타낸다. 모든 경우에 계면에 위치한 산화막의 Si-O 스트레칭 모드가 나타나며, 계면의 성장을 의미한다. 산소 확산에 의해 유도된 계면 SiO2 층의 성장이다. HfO2의 경우 열처리 온도 증가에 따라 피크가 급격하게 증가하며, 계면의 SiO2 성장 관리의 어려움을 나낸다. HfOxNy 필름의 경우 피크 세기가 현격하게 감소하며 Si3N4 장벽 형성에 의한 것으로 해석할 수 있다. 그림 7과 같이 high-k/ Si 계면에서 SiO2 층의 성장은 질소 함량 증가에 의해 조절할 수 있으나, 계면 형성을 완전히 막을 수는 없다. Hf 기반 high-k 게이트 절연체를 사용한 CMOS 디바이스의 전기적 특성을 향상시키기 위해서는 계면에 대한 조절이 필요하며, Hf-silicate와 Hf-aluminate 등의 최신의 Hf 기반 high-k 게이트 절연체는 계면 층 형성 조절이 반드시 필요하다.

게이트 절연체로서 실리케이터의 사용이 제안되었고, 16A EOT, 11의 유전상수, 6 at.% Hf 를 가진 Hf silicate 필름에 대한 결과가 발표되었다. 그림 8(a)와 같이 500℃에서 증착된 HfSixOy/Si 계면은 명확하게 구별되며 실리케이트는 비정질 상이다. 800℃, 질소 분위기에서 열처리 후의 필름의 단면을 보여주는 그림 8 (b)의 TEM 결과는 HfSixOy필름이 여전히 비정질상으로 유지되고 있으며, 계면의 구별도 선명함을 보여준다.
그림 9는 실리콘을 capping 층으로 가지는 HfSixOy 단면을 나타내는데, 계면은 명확하게 구별되며 capping 실리콘과 HfSixOy는 비정질상으로 보여진다. 1050℃ 열처리 후에는 비정질 capping 실리콘은 결정화되나 HfSixNy 필름은 여전히 비정질 상을 유지하고 있다. 또한 Si 함유량을 조절함에 따라 SiO2 계면 층 형성을 조절할 수 있다. 그림 10의 결과처럼 높은 Si과 낮은 Hf 함유량을 사용하였을 때 SiO2 계면이 거의 형성되지 않음을 확인할 수 있다.

최근 스퍼터 방법으로 증착된 Hf silicide의UV/O3 산화는 low-k 계면층이 없고, 전기적으로 향상된 특성을 가지는 고품질의 Hf silicate가 형성된다는 것이 보고되었다. 상대적으로 높은 유전상수, 넓은 밴드갭, 뛰어난 열적 안정성, 향상된 breakdown 신뢰성, 전하 트랩에 따른 전기적인 안정성을 가지는 HfSiON는 계면과 전기적 특성 향상을 위한 주요 후보이다. 전구체에 의존한 high-k 내부로 C, H, Cl과 같은 불순물 침투가 단점으로 꼽힌다. HfSiN의 UV/O3 산화에 의해 형성된 비정질 HfSiON 절연체 필름의 후속 N2, O2내의 PDA 수행시 트랩된 전하와 산소 빈자리(oxygen vacancy)가 감소되어 낮은 누설 전류를 나타낸다. 또한 HfSiON 게이트 절연체는 1000℃ 이상의 열처리 온도에서도 비정질상을 유지하는 높은 결정화 온도와 뛰어난 열적 안정성이 특징이다.

HfAlO 필름도 Hf 기반 high-k 물질의 우수한 후보군이며, HfSiO 필름에 비하여 열적 안정성이 더욱 우수하며, 높은 k 값을 가지고 있으나 낮은 결정화 온도가 문제점으로 지적된다. 이러한 문제점은 HfAlO 필름 내에 질소 주입을 통하여 해결할 수 있으며, HfAlON 필름은 1000℃, 30초의 열처리 이후에도 비정질 구조를 유지할 수 있으며, 질소 프로파일도 필름 내에서 동일하게 유지된다.

HfSiON과 HfAlON 이외에도 HfO2 필름은 Ti, Ta, La 등과 같은 다른 원소들과 합금을 만들 수 있으며 Hf/Ti 기반 산화물이나 oxynitride는 더욱 높은 k 값을 가지는 것이 가능하다. NO-nitrided Hf0.4Ti0.2OxNy 게이트 절연체를 사용한 MOS 커패시터는 18.9의 k값과 1.52nm의 CET(capacitance equivalent thickness) 과 뛰어난 전기적 특성을 나타내었다.

또한, nitride La doped HfO2 필름은 1000℃ 이상의 열처리 후에도 비정질 구조를 유지하며 큰 conduction band offset에 의해 낮은 누설 전류 특성을 나타낸다. Xu et. Al 그룹에서는 0.62nm 이하의 가장 얇은 HfLaON 게이트 절연체를 사용한 TaN/HfLaON/SiOx 게이트 스택 MOS 커패시의 특성을 조사하여 보고하였다[3]. Hf 기반 high-k 게이트 절연체와 같이 HfLaON 필름은 계면층 형성의 문제점을 가지고 있으며, 그림 11과 같이 열처리 온도 증가에 따라 계면층의 두께가 증가한다. 계면층 형성에 대한 문제 해결을 위하여 SiO2 버퍼층을 HfTaON과 Si 기판 사이에 추가하여 계면층 형성을 제한하고 내부확산을 억제한다. SiO2 버퍼층은 두꺼운 계면층 형성을 제한하는 데 효과적이지만 SiO2는 low-k 게이트 절연막이며 두꺼운 SiO2 버퍼층은 게이트 절연막의 EOT를 증가시키는 부정적 측면이 있다. EOT를 감소시키기 위하여 SiO2 대신에 N-implanted Si 기판에 산화 과정을 SiON 박막을 이용한다. 고온 열처리 동안에 SiON 과 HfTaON 계면의 화학적 반응은 더욱 활성화되고 SiON 버퍼층이 소모되어 결과적으로는 그림 12와 같이 얇은 버퍼층이 남게 된다.

Sr, Ba, Gd-doped HfOx 기반 게이트 절연체는 차세대 high-k 어플리케이션에서 SiO2를 대신하기 위해 연구되고 있으며 열처리한 SrHfON 필름은 우수한 구조적, 전기적 특성이 보고되었으며, 계속적인 연구 진행 중에 있다.

Optical properties and band alignment
광학상수의 정확한 결정 등은 디바이스 시뮬레이션과 물질 향상을 위해 매우 중요하며 분광 엘립소미트리를 사용하여 광학 상수 및 pseudo dielectric function 등이 연구되었다. 높은 질소 도핑을 가지는 샘플은 nitrogen-incorporation 유도된 높은 packing density를 가지며, 질소 함유량이 20%에서 50%로 증가함에 따라 광학적 밴드갭은 점차적으로 감소한다. 또한, 열처리 온도의 증가에 따라서도 광학적 밴드갭은 증가하며 질소 함유량의 증가에 따라 Hf-N 결합이 형성되며 Hf-N 가장 높은 valence band 은 산소에 의한 것보다 높아 그림 13과 같이 필름의 valence band offset 도 감소된다.

High-k 절연체를 위한conduction band offset 의 최소값은 충분한 장벽 높이를 위하여 1eV 이상이 요구되는데, 질소 함유량의 증가에 따라 conduction band offset도 작아져서 적용 불가능한 높은 누설 전류를 발생시키기도 한다. 따라서, 질소 함유량은 질소 함유된 high-k 절연체의 우수한 특성을 보장하기 위하여 주의 깊게 조절되어야 한다. 두께가 증가함에 따라 구조적인 질서가 증가하며 광학적 유전 상수 증가, 굴절률 증가 및 향상된 광학적 밴드갭의 결과를 보여준다. 필름 두께 증가에 따라 valence band offset의 증가 및 conduction band offset의 소폭 변화의 결과를 나타낸다. 이후에는 HfSiON 필름의 유전 특성과 밴드갭, 밴드 정렬에 대해 주로 살펴보자.

N과 Hf 농도가 증가함에 따라 HfSiON의 밴드갭은 감소하며, Hf-N 결합 형성시에 급격히 감소한다. N과 Hf 농도 증가에 따라 유전상수는 향상된다. Hf/(Hf+Si) 에서 특정 질소 농도가 밴드갭 에너지를 감소시키는데, Hf/(Hf +Si)= 60%에서 15-35 at.% 질소 농도와 Hf/(Hf + Si) = 80%에서 10-20 at.% 가 그런 경우이다. 그림 14는 80, 60%의 Hf/(Hf + Si) 를 가진 HfSiON 의 XPS 스펙트럼 결과와 질소 함유량이 증가함에 따라 HfSiON과 Si 기판 사이에 에너지 차이가 감소됨에 따라 valence와 conduction band offset 감소를 보여준다.

분광 엘립소미트리 분석에 의하면 열처리 온도가 증가함에 따라 굴절률이 증가한다. 이는 열처리 온도에 의한 높아진 packing 밀도를 의미하며, 소멸계수의 blue shift는 광흡수 특성의 변화를 의미한다. 또한, 열처리 온도 증가에 따라 밴드갭이 증가됨을 그림 15에서 확인할 수 있다. PVD-derived Hf-based high-k 게이트 유전체의 광학적 특성을 고려했을 때 HfSiO(N)/HfAlO(N)은 차세대 CMOS 디바이스를 위한 절연체 물질이다.

CVD/ALD-derived Hf-based gate dielectrics.
CVD/ALD 는 마이크로 전자공학에서 high-k 게이트 절연체를 위한 현대적인 증착 공정으로 CVD/ALD에 의해 증착된 Hf-based 산화막에 대해 살펴보자.

Microstructure and interfacial properties
TDEAH(Tetrfnakis Diethyl Amido Hafnium) 기반으로 Si 위에 증착된 HfO2 필름의 증착 온도에 따른 마이크로구조의 전개가 XRD와 TEM에 의해 분석되었다. 325℃ 증착 온도에서 TDEAH 기반 필름은 비정질이며 열처리 진행에 따라 tetragonal phase 로 바뀌며, 485℃ 증착 온도에서 tetragonal/monoclinic 가 섞여 있고 열처리에 따라 순수한 monoclinic으로의 전이가 가능하며, 550℃에서는 as-deposited HfO2 필름이 monoclinic 구조를 가지고 있다. 위의 열처리 온도에 따른 필름 내부의 마이크로 구조 변경은 그림 16에서 보여지며, PVD의 후속 열처리시 계면층 형성과 마찬가지로 열처리 샘플에서는 비정질 계면층이 6-9Å 정도 성장된다.

증착 온도의 함수로서 ALD 방법으로 증착된 HfO2 필름의 마이크로 구조 변화는 그림 17의 HRTEM 이미지로부터 확인할 수 있다. 낮고 높은 증착 온도에서 HfO2/Si 계면에 SiO2 계면층이 형성되나, 300-350℃의 중간 온도에서는 SiO2 계면이 형성되지 않는데 이것은 계면의 화학적 상태가 HfO2 필름의 초기 형성에 영향을 미친다는 것을 의미한다. HfO2와 Si 사이의 계면층은 비정질상으로 보여진다. 계면층의 EDS 스펙트럼은 Si과 산소 시그널만을 나타내며, Hf 시그널은 보이지 않는 것으로 볼 때 비정질 계면층은 Si과 산소로 구성된다. 계면 SiO2 층은 산소 확산이 계면층 형성을 위한 중요하지 않은 영향을 미침에도 불구하고 증착 프로세스의 초기에 주로 형성된다.

그림 19에서 보이는 것처럼 as-deposited HfO2 층은 비정질이며, 후속 열처리에 따라 HfO2 층은 결정화가 이루어진다. 다결정 실리콘 증착 후의 열처리에 따라서도 도펀트의  활성화 및 다결정 실리콘의 결정화가 이루어진다. 후속 열처리 동안 계면 층 성장은 관찰되지 않으며 SiO2 층은 프로세스의 초기에 성장됨을 알 수 있다. 보고에 따르면 더욱 낮은 온도에서ALD/CVD-derived HfO2 게이트 유전체는 결정화되며, 열처리에 의한 다결정 마이크로구조를 가지게 된다. 다결정 절연체는 결정립계를 가지며 이는 전기적 누설을 증가시키게 되는데, 900℃ 에서 B와 O는 HfO2 두께를 투과한다.

낮은 Hf 농도를 가지는 silicate는 1050℃의 온도에서 비정질 구조를 유지하며 계면 안정성을 가진다. Hf silicate 필름은 1000℃와 1050℃의 온도까지 P와 As의 확산을 방지한다. 알루미나를 포함한 Hf의 합금은 Hf-based 게이트 절연체의 결정화를 늦추게 된다. 그림 20에서와 같이 ALD에 의해 성장된 HfO2/Si과 HfAlOx/Si 의 계면층 성장은 열처리 온도에 의존하며 Al-doped HfO2와 비교하여 HfO2 샘플의 계면층 성장이 빠르다. 이유는 Al 농도가 높아지면 온도가 높아지며 결과적으로 결정립계를 통한 산소 확산이 줄어들기 때문이다.

질소를 추가함으로써 열적 안정성을 향상시킬 수 있으며, 예로 질소가 함유된 HfSiON/ HfON은 열적 안정성 향상, 억제된 결정화, 향상된 전기적 및 유전적 특성, 도펀트 감소 등의 기능을 수행한다. 그러나 너무 많은 질소는 계면에서 트랩 밀도를 증가시키고 디바이스를 악화시킨다.
Al2O3나 SiNx와 같은 장벽층을 사용하면 low-k 계면층 형성을 억제할 수 있으나, 추가적인 장벽층 사용은 집적 프로세스를 복잡하게 하고 장벽층의 낮아진 유전상수는 high-k 필름의 커패시턴스를 감소시킨다. 전구체와 산화제로써 N-함유된 Hf[N(CH3)2]4와 H2O를 가지고 ALD방법을 이용하여 300℃에서 HF-dipped Si 웨이퍼 위에 HfO2 박막을 형성하는 결과가 보고되었다[4]. 전기적인 특성 분석에 의하면 낮아진 CET와 누설 전류 밀도는 의도적인 장벽층 사용 없이도 ALD-derived HfO2 층으로부터 high-k 특성을 보여준다. 추가적으로 Dit를 검토해 보았을 때, 계면 상태가 깨끗한 SiO2/Si에 비하여 계면 N 농동의 증가로 열처리 후 Dit가 증가하나 정량적인 값은 <1X1011 cm-2eV-1로 낮은 편이다. ALD를 이용한 필름 형성시 N 함유된 전구체 사용은 고품질의 high-k HfO2 박막을 얻을 수 있다.

Optical properties and band alignment
XPS와 REELS를 사용하여 ALD를 사용한 초박형 Hf silicate 유전체의 에너지 밴드 프로파일이 조사되었다. (HfO2)0.75(SiO2)0.25 로 구성된 유전체의 밴드갭은 5.52eV이며 (HfO2)0.25(SiO2)0.75 로 구성된 유전체의 밴드갭은 6.10eV이다. Hf-rich silicate 필름의 밴드갭은 Hf 5f와 O 2p 상에 의해 결정되며, Hf 금속 조성이 밴드갭을 변화시킨다.

밴드갭에 미치는 조성 효과는 (HfO2)x (SiO2)1-x 의 밴드갭을 Cody-Lorentz 파라미터모델에 기초한 분광 엘립소미터를 사용하여 확인되었다. 10%에서 80%의 silicate를 가진 ALD-derived HfxSiyOz 필름의 유전상수의 허수부는 그림 21에 보여지며, 이는 SiO2의 조성이 증가함에 따라 밴드갭이 증가하고 흡수도는 줄어든다. Hf silicate는 Si과의 충분한 conduction band offset을 가지고 있는 적절한 밴드갭 때문에 차세대 Si 디바이스 위한 게이트 절연체 물질로 기대된다.

Hf silicate에 비하여 질소화된 HfSiO 필름은 열적 안정성, 결정화 억제, 향상된 전기적 특성, 도펀트, 산소 등의 확산 감소 등의 장점을 가지고 있으며, 이로 인해 HfSiON은 많은 연구가 진행되고 있다. 표 1은 여러 게이트 산화막 물질들의 조성, 밴드갭, 전도대 오프셋, 가전자대 오프셋에 대한 정리가 되어 있다. 필름 내 Hf 조성에 따라 밴드갭과 밴드 오프셋이 변화하는데 Hf 함량이 늘어날수록 HfSixOy의 밴드갭과 밴드 오프셋은 감소한다. 또한, SiO2와 HF-last Si 위에 증착된 HfSixOyNz 필름도 기판에 따라 다른 특성을 가진다.

그림 22는 HF-last Si과 SiO2 층 위의 HfSixOyNz 필름의 밴드 다이어그램을 나타낸다. 얇은 계면층의 스택된 필름의 밴드갭을 증가시키는 데 유용한 효과를 가지고 있다. High-k 게이트 산화막과 Si 기판 사이에 고품질의 얇은 SiO2층은 균일한 필름 성장에 유용하다. 얇은 SiO2층을 가진 스택 high-k 필름의 누설 전류 밀도는 SiO2가 없는 것과 비교했을 때 감소한다. 스케일된 디바이스를 위해 절연체 필름은 상온 동작에서 낮은 누설 전류를 위하여 전자와 정공의 Schottky emission에 의한 전도를 막기 위해 1eV 이상의 장벽이 요구된다. (HfO2)x(SiO2)1-x뿐만 아니라 CVD/ALD-derived (HfO2)x(Al2O3)1-x도 SiO2 를 대신하는 것이 가능한 우수한 특성을 가진다.

Rare earth oxides and silicates
Hf-based high-k 게이트 절연체가 SiO2를 대신할 후보로써 많은 관심을 가지고 있으나, 최근 큰 밴드갭, 높은 유전상수, 실리콘과의 작은 격자 불일치, 실리콘의 직접 접촉시에 열역학적 안정성 등의 특성을 가지는 희토류 산화물에 대한 관심이 증가하고 있다. 또한, 비정질 silicate를 형성함으로써 향상된 계면 안정성과 감소된 누설 전류를 가지는 Gd-silicate와 La-Silicate 등도 좋은 후보로서의 특징을 가지고 있다.

E-beam evaporator와 molecular beam epitaxy 등의 PVD 방법이 희토류 산화물과 그것의 silicate 를 증착하기 위해 주로 사용되었으나 평면이나 종횡비(aspect ratio)가 큰 곳에서도 균일한 박막 증착이 가능한 MOCVD 와 ALD에 대한 증착 방법도 다양하게 발표되고 있다. 이후에는 전자현미경을 이용하여 희토류 산화물과 희토류 silicate의 마이크로 구조를 살펴보자.

희토류 산화물의 가장 큰 문제는 흡습성이며 대기에 박막을 노출시킨 후에 수산화물 형성이 진행된다. 증착 후 a-Si, Y2O3, Gd2O3의 in-situ capping을 수행하였을 때 SiOxHy 하위층이 형성되지 않는다. 반면에 uncapped 필름이 대기에 노출되면 필름 벌크 내 O의 과도한 증가와 더불어 기판 계면에 SiOxHy가 보여진다.

희토류 산화물과 물의 반응성은 샘플을 얇게 만들어야 하는 TEM 측정에도 문제를 발생시킨다. 반응층은 약 30Å 두께이며 샘플의 두께를 충분히 두껍게 하여 반응층의 두께를 작은 부분이 되도록 한다. 그림 23 (a)은 capped Y2O3층의 두꺼운 단면을 보여주며, 이때 계면층은 나타나지 않는다. 그림 23 (b)의 동일한 샘플 내 얇은 단면에는 SiOxHy가 보여진다. 23 (c)는 공기 노출에 앞서 초고진공에서 capping된 얇은 Y2O3층의 MEIS depth 프로파일을 보여준다. 필름은 stoichiometric (Y2O3)하며, 기판과의 사이에 2A 정도의 날카로운 계면을 가진다. 대기 중의 산소 분자들과 uncapped Y2O3 층의 반응은 그림 23 (d)와 같이 필름 내에 산소량을 늘리고 (Y2Ox>3), SiOx로 구성된 계면층 (6-8Å)이 보여진다.
Y2O3와 Si 기판사이의 low-k 계면층의 존재는 열적 안정성을 증가시키고 물성을 효과적으로 향상시켜 질소 함유 박막에 대한 관심을 가지게 한다. 그림 24는 순수한 Y2O3와 YOxNy 필름의 온도에 따른 FT-IR 스펙트럼을 보여준다. 동일한 온도에서 열처리된 Y2O3 필름과 비교하여 1057cm-1에서 관찰되는 SiOx의 비대칭 스트레칭 Si-O-Si 모드의 감소가 확인되며, 이것은 질소 함유에 의해 YOxNy 필름과 Si 기판 사이에 계면층 성장을 효과적으로 억제한다는 것이다.

3.9eV의 상대적으로 큰 기본 밴드갭, 높은 유전상수, Si에 대하여 대칭적인 밴드 오프셋 등의 특징을 가진 프라세오디뮴계 산화물은 또 다른 high-k 후보이다. 전도대 내의 localized 된 f states등은 1.4nm의 동일한 EOT 가진 HfO2와 ZrO2 필름보다 104배 정도 낮은 누설전류를 가진다. 그림 24(a)에는 AFM으로 측정된 750℃, MOCVD-derived Pr2O3 필름의 표면 형상 (surface morphology)을 보여준다. Saturated root-mean-square (RMS) 표면 거칠기 대 측정 차원은 1.8nm이고 PrO3 결정자 (crystallite)는 15-20 nm의 지름을 가진 구형이다. TEM 결과도 AFM과 유사한 형태를 나타내고 있으며, 그림 24 (c)의 PrO3 전자 회절 패턴은 원 내에 지역적인 작은 점들로 구성되며, 이것의 지름은 Pr2O3 육방정상 (hexagonal phase) 의 평면거리 plane distance)와 관련되어 있다.

Pr2O3 rounded 결정립의 아래쪽 8nm 에서는 동일한 대비(contrast)를 가지고, 다른 형상적인 특징이 나타나는 구간이 존재하며 그림 26 (a)에는 dark-field TEM을 사용하여 결정학상 특징이 조사되었다. 그림 26 (b) 에는 HRTEM을 사용한 더욱 자세한 정보를 확인할 수 있는데 세 개의 층이 명확하게 보여진다. 첫 번째 층이 Si 계면에서의 SiO2, oxygen-rich 8nm 층, 가장 상단의 Pr2O3 층이다. SiO2 층은 비정질로 보여지며, 그것의 형성은 시스템 내에서 Si 표면과 남겨진 산소간의 반응에 의해 형성된다. 그러나 Si 기판과 high-k 층 사이에서 형성된 하부층은 절연체 층 성장에 유용하며 계면에서의 전기적 특성을 향상시키는 것으로 여겨진다.

일반적으로 절연체의 비정질 구조는 high-k 게이트 절연체 선택을 위한 방법이지만 에피텍셜 단결정 절연체 필름은 미래의 기능성 산화물 디바이스를 위해 중요하게 연구 되고 있다. 그림 27에는 기판재의 방향성에 따라 Pr2O3 필름의 결정화 및 다른 구조에 대한 성장을 나타내고 있다.
그림 28(a)는 5.3nm 두께의 결정화된 부도체를 가지는 Pt/Gd2O3/Si(001) 스택의 HRTEM 이미지를 보여준다. Si과 산화물 층 사이에 특별한 계면층이 보여지지 않는다. 성장된 층은 그림 28 (b)와 (c)에서 보이듯이 낮은 누설 전류 밀도, 우수한 신뢰성, 높은 파괴 전압 (breakdown voltage)와 함께 1nm 보다 작은 등가 산화막 두께를 가지는 충분히 큰 k 값을 가진다.

최적 조건에서 성장된 Gd2O3-based MOS capacitors의 실험 결과는 SiO2를 대신할 초박형 high-k 물질의 뛰어난 후보이다. Pt/Gd2O3/Si MOS 구조의 최소 capacitance equivalent thickness는 Vg-VFB=1V에서 15mA/cm2의 누설 전류 밀도에서 0.76nm 보다 작다.
Si(111)위에 이중 장벽 절연체/Si/절연체 나노구조가 새로운 증착법을 사용하여 성장되었다. 이중 장벽 이종구조의 성공적인 제작은 미래의 비휘발, 고밀도, 낮은 구동 전압 메모리 애플리케이션을 위한 Si 기반 RTD(resonant tunneling diode)를 디자인하는 것이 가능하도록 한다.
Nd2O3-Gd2O3(NGO) 시스템 내에서 3원계 금속 희토류 (ternary metal rare earth oxide)의 에피텍셀 성장이 최근에 Laha 그룹에서 보고되
었다.
다른 온도에서 증착된 Pt/NGO/Si 이종구조의 단면 HRTEM 이미지는 그림 29 (a)-(c)에 보여진다. 그림 29 (d), (e)에는 Gd2O3와 Gd2O3와 같은 binary oxide와 mixed (NGO) 산화물의 C-V와 I -V 특성을 비교하였다. NGO 박막은 1mA/cm2의 낮은 누설 전류 밀도와 함께 1nm 아래의 CET값을 가지는 우수한 전기적 특성을 보인다. Mixed oxide의 높은 밴드갭은 그림 29 (f)에 보여지며 single binary oxide와 비교하여 낮은 누설 전류의 결과이다. NGO 박막의 뛰어난 전기적 특성은 ternary oxides 가 차세대 CMOS 디바이스의 게이트 절연체를 위한 핵심 후보임을 입증한다.

Perovskite structured oxides
CMOS의 계속적인 scaling을 위하여 더욱 높은 유전상수를 가지는 게이트 유전체가 요구되며, Si과 high-k 게이트 절연체 사이의 계면은 원자적으로 뚜렷하게 구분되어야 한다.  High-k 유전체로서 에피텍셜 산화물은 다결정 금속 산화물이나 비정질 SiO2에 비하여 높은 균일성, 낮은 결함 밀도, 낮은 누설 전류의 잠재적 이점들 때문에 관심을 받고 있으며, 페로브스카이트형 구조를 가진 산화물은 높은 k 값에 기인해 많은 관심을 받고 있다. 반도체 위에 에피텍셜하게 집적화된 페로브스카이트의 대표는 SrTiO3(STO)와 LaAlO3(LAO) 이다.

그림 30(a)는 Si위에 성장된 MBE-derived STO 필름의 XRD 결과를 나타내며, STO와 Si의 cubic 격자 회절 피크만 관찰된다. Si 위 STO 필름으로의 계면을 가로질러 결정 구조의 전이를 보여주는 단면 TEM 과 선택 영역 전자 회절 결과는 그림 30 (b)와 (c)에 보여진다.

에피텍셜 STO 게이트 절연체를 사용하여 1.2um의 채널 길이를 가지는 n-채널과 p-채널로 제작된 MOSFETs의 특성은 deh 그림 30 (d)에 보여지며 NMOS와 PMOS 디바이스는 220과 62 cm2V-1s-1의 inversion layer 전하 이동도를 가진다. 누설 전류도 SiO2와 전기적으로 비교하였을 때 2 order 정도 낮은 값을 가진다. 누설 전류를 더욱 낮추기 위하여 STO 내 조성 변화 및 Al doping 등의 방법이 활용되고 있다.
LAO도 페로브스카이트형 구조를 가지며, 24의 유전상수, 5.6eV의 밴드갭, Si과의 큰 밴드 오프셋 및 열적 안정성의 장점을 가지고 있어 차세대 게이트 절연체의 후보군 중 하나이다. STO와 비교하여 LAO는 표면이 극성을 띠고 있으며, LAO/Si 계면의 구조와 특성이 다르다. 실험적으로 에피텍셜 LAO 층은 STO 중간체를 사용하지 않으면 형성되지 않으며, 현재 비정질 LAO 필름에 초점이 맞추어져 있다. O2 분위기에서 Si (100) 기판 위에 PLD-derived LAO 필름의 HRTEM 이미지는 그림 31(a) 에 보여지며 LAO와 Si 계면 사이에 계면 반응에 의한 계면층 형성을 확인할 수 있다. 반면에 N2 분위기에서 PLD-derived LAO 필름의 HRTEM 이미지는 그림 31(b) 에 보여지며 계면층은 보여지지 않는다.

CMOS 프로세스 동안에 고온 후속 열처리의 안정성 부분은 중요하며, Si위에 증착된 LAON 필름의 구조적 안정성에 대한 HRTEM 이미지와 결과가 그림 32 (a)-(c)에 나타내었다. 다결정 실리콘 박막이 LAON 필름 위에 증착되고, 900℃, 60초의 열처리가 수행된 후 단면 HRTEM 결과는 Si 기판, LAON, 실리콘간의 뚜렷한 구별이 가능함을 확인할 수 있다. 고온 열처리 후에 LAON 필름은 비정질 상을 유지하고 있으며, 이는 LAON 필름의 실리콘과 양립 가능한 열적 안정성을 의미한다. Si 기판 상에 LAO와 LAON 을 이용한 CMOS 디바이스의 전기적 특성을 조사하여 질소 함유의 효과를 검증하였다. 1V의 게이트 전압에서 2nm의 얇은 EOT를 가지는 LAON 필름의 누설 전류 밀도는 2.9X10-6A/cm2 로 LAO와 비교하여 절반 정도 수준이다. 질소를 함유한 LAON은 SiOxNy 계면층 형성에 따른 계면 state 감소 및 필름 내 결함 감소에 의해 전기적 특성이 더욱 향상된다.
대부분의 high-k 금속 산화물 시스템은 Si과의 불안정 계면을 가지고 있으며 이에 대한 연구는 더욱 심도 깊게 진행되어야 한다. 전기적으로 유리한 계면을 위한 계면 원자 구조에 대한 연구가 high-k/Si 계면에서 최근에 논의되기 시작했으며 이상적으로 계면에서의 결합은 원자가(valence) 요구와 미결합이 없는 Si 을 만족하여야 한다. Si과 LAO의 계면 구조와 이에 따른 결함이 없는 다양한 결합 모델들이 제시되고 있다.


게이트 전극의 발전과 도전

계속 언급된 것처럼 스케일링이 가속화됨에 따라 SiO2-based 산화막은 누설 전류, 산화막 파괴, 이동도 등의 문제점이 발생하게 되며 동일 EOT에서 물리적으로 두꺼운 박막을 통해 게이트 누설 전류 감소가 가능한 high-k 절연체가 필수적으로 요구된다. 현재 발전된CMOS 어플리케이션에서 SiO2 게이트 절연체를 대신할 가장 유력한 후보는 Hf-based high-k 절연체이다.

Fundamental challenges in poly-silicon gate electrode
스케일링 초기에는 동일한 EOT에서 게이트절연체를 통해 흐르는 누설 전류를 감소시키기 위하여 SiO2 대신 high-k를 사용하는 것이 poly-Si/SiO2/Si게이트 스택의 유일한 해결책이었다. High-k 게이트 유전체가 SiO2와 유사한 전기적 특성을 가지며, 누설 전류에 대한 이익을 가져줄 것이라는 사실은 지난 몇 년 동안 게이트 전극의 변화 없이 high-k만으로 스케일링에 따른 디바이스 향상이 불충분함을 입증하였다. 고효율 CMOS 어플리케이션을 위하여 poly-Si/SiO2를 poly-Si/high-k 절연체로 바꾸는 것에는 몇 가지 문제점이 있다.

첫 번째로 doped poly-Si 게이트는 Si 채널이 inversion될 때 depletion이 발생하며 이때 depleted region은 0.2-0.5m로 sub-2nm 게이트 스택에서는 무시할 수 없으며, inversion layer charge density를 감소시키며 transconductance를 저하시킨다. 두 번째는 high-k 절연체와 poly-Si 게이트는 poly-Si/high-k 계면에서 Fermi level pinning 효과에 의하여 양립하기 힘들다는 것이다. 이것은 특히 pMOS에서 문턱전압(threshold voltage)을 상승시키며, 트랜지스터 성능을 저하시킨다. 세 번째는 gate depletion을 감소시키기 위한 heavily doping은 gate depletion 발생시에 poly-Si/dielectric 계면에서 고밀도 전하층을 형성하고, 이는 채널 내의 전하 캐리어에 원격 쿨롬 산란(remote coulomb scattering)에 영향을 미치며 이동도 감소에 의해서 디바이스 성능을 감소시킨다. 이 효과들은 얇아진 게이트 절연체에서 더욱 심각하게 작용하며 추가적으로 기하학적 감소에 의해 게이트 전극의 저항이 상대적으로 증가하는 문제점도 가지고 있다.

Poly-silicon depletion effects
그림 33에 MOS 디바이스의 depletion region을 표시하였다. 그림 33 (a)처럼 게이트와 fringing gate field에 의한 게이트 sidewall에서 depletion 이 발생하며 (b) MOS 디바이스가 스케일링되고 (c) 게이트 절연체 두께가 얇아짐에 따라 fringing에 의한 sidewall의 depletion 효과가 증가하며, 절대적인 depletion 지역도 증가한다.
그림 34에 n+ poly-silicon 게이트에서의 depletion region을 가진 nMOSFET을 나타내었다. Depletion region의 존재에 따라 voltage drop이 발생하며, effective gate voltage가 감소하게 된다. MOSFET의 스케일링은 적당한 채널 조절을 위하여 게이트 절연체 두께 감소와 기판 도핑 농도를 증가시킨다. 얇은 유전체로의 확산으로부터 poly-silicon 도핑을 막기 위하여 상대적으로 낮은 에너지를 가지는 임플란트 양이 요구된다. 요구되는 소스/드레인 junction depth를 유지하기 위한 임플란트와 제한된 열처리 조건에 기인하여 oxide와 근접한 poly-silicon 게이트에 불충분한 도핑이 이루어지며, 결과적으로 poly-silicon 게이트 내에 불균일, 경사진 도핑 프로파일이 발생한다. 따라서 depletion capacitance가 중요하게 되며 poly-silicon depletion효과는 inversion charge density와 transconductance를 감소시킨다.

Fermi level pinning effects at high-k/poly-silicon gate
Heavily doped poly-silicon이 전통적인 MOS 디바이스에서 게이트 전극으로 사용되지만, poly-silicon/high-k 게이트 스택에서 poly-silicon 게이트의 effective work function은 poly-silicon 의 doping level을 변화하여도 쉽게 변화하지 않는다. N+과 p+-gated SiO2 사이에 C-V 곡선은 poly-silicon Fermi level 변화에 따라 약 +1V shift하지만, SiO2 대신 Hf-related high-k를 사용하였을 경우 평탄전압(flatband) 차이는 ~0.2V 정도이다. Hf-based 절연체 물질에서 계면의 Si-Hf 결합과 oxygen vacancies의 존재는 poly-silicon 전도대 아래의 위치에 Fermi level을 고정시키며 그림 35에 나타낸 Shiraishi그룹의 모델로 잘 설명된다[5].

Alternative metal gate electrode
CMOS downscaling 동안에 poly-silicon depletion증가와 Fermi level pinning 현상 등의 여러 문제가 발생하며, 기존 poly-silicon 게이트 전극을 대처할 금속 전극이 필요하다. 금속 전극은 면저항을 감소시키며 추가적인 도핑이 필요하지 않아 boron penetration이 발생하지 않는다. 또한, poly-silicon에서 불순물 활성화를 위해 필요했던 고온 열처리가 필요하지 않아 thermal budget을 감소시킬 수 있다. 금속 전극의 여러 장점도 양립되는 일함수, 열적/화학적 계면 안정과 프로세스 양립성 등의 많은 문제들을 해결해야만 가능하다

Fundamental limitations
금속 게이트 기술에서 직접적인 접근은 CMOS 제작 내에서 mid-gap 일함수를 가진 단일 금속을 도입하는 것이다. 그림 36 (a)처럼 게이트 Fermi level 은 Si 기판의 mid-gap 에 위치한다. Mid-gap 금속 사용시 주요한 이점은 nMOS와 pMOS에 대칭적인 문턱전압 값을 가지고 1개의 mask/1개의 금속 전극에 따른 공정 단순화이다. 그러나, Si 기판의 밴드갭은 1.1eV이므로 nMOS와 pMOS양쪽을 위한 mid-gap 금속의 문턱전압은 0.5V으로, 이는 저전압에서 동작하는 고효율 디바이스를 위하여 너무 높은 단점이 있으며, 그림 36 (b)처럼 n+ type과 p+ type 금속의 band-edge 금속 전극을 사용하는 것이다.

FUSI(Fully silicided) gates
금속 전극 도입을 위한 관심있는 방법 중 하나는 silicided gate 이다. 1960년대 이후로 ohmic contact 형성과 series resistance 감소를 위해 사용되어 왔으며, 2가지 방법이 있다. 현재는 Salicide 또는 self-aligned Silicide 로 불리는 poly-silicon 증착 및 패턴 후 metal 증착과 열처리를 수행하여 FUSI(Fully silicided)를 형성한다. 그림37에 간단한 FUSI 프로세스를 나타내었다.

FUSI 금속 게이트는 몇 가지 장점을 가지고 있는데, CMOS 프로세스와 유사하고 metal-like 낮은 저항 (10-100uΩcm)을 가지며, work function 조절에 유리하다. 낮은 저항을 가지며 많이 사용되는 FUSI로는 TiSi2(Titanium Silicide), CoSi2(Cobalt Silicide), NiSi(Nickel Silicide)가 있다. 최근까지 TiSi2와 CoSi2가 많이 사용되고 있으며 Ni-base Silicides가 차세대 게이트 전극으로 활용되기 시작하고 있다. NiSi는 one step 저온 형성과 낮은 Si 소모율, 낮은 저항 (15-25uΩcm)의 장점을 가지고 있으며, poly-silicon 게이트로 Ni이 확산되어 게이트/절연체 계면에 void 형성을 막는다.

FUSI의 많은 장점에도 제한된 work function 범위, 몇몇 FUSI 게이트에서 Fermi level pinning 효과 발생, work function 민감도 및 silicide/Si 게면에서의 불순물 응집 및 열적 불안정성 등의 문제점을 가지고 있어, 이를 효과적으로 제거함으로써 핵심 물질로의 향상이 기대된다.

Metal nitride gates
금속이나 금속 합금에 질소 함유를 통해 게이트의 effective work function을 조절하는 금속 방법이 폭넓게 연구되고 있다. HfN, WN, TiN과 같은 내화금속질화물(refractory metal nitride, ANx)이 가지는 열적 안정성, 뛰어난 확장성, high-k 물질과의 양립성 등으로 poly-silicon을 대처할 게이트 전극으로 연구되고 있다. 내화금속질화물의 work function과 열적 안정성을 모두 만족하는 조화 가능성이 제한되어 있음에도 alloyed nitride gate (AxB1-xNy)와 stacked nitride gate는 고효율 nMOS와 pMOS 어플리케이션을 위한 work function 조절의 새로운 가능성을 확대시키고 있다.

Metal alloys
CMOS 디바이스의 문턱전압 세부조정의 관점에서 다른 work function 을 가지는 두가지 금속의 열처리로 제작한 내부 혼합이나 합은 게이트 work function의 미세 조정을 가능하게 한다. Co-sputtering이나 interdiffusion 방법을 사용하여 높고 낮은 work function으로부터 만들어진 AxB1-x 합금은 HfxRu1-x, Ta-Ru, TaMo, Pt-Ru 등이다. Binary 금속 합금은 넓은 범위에서 work function 을 미세 조정하기 위해 연구되고 있으며, work function은 근사적으로 Gelatt 관계로 표현된다[6]. 그림 38에 atomic percentage에 따른 AxB1-x 합금의 계산된 work function을 표시하였다. 이러한 binary 합금은 낮은 work function 성분의 증가에 따른 열적 안정성과 dual 금속 층에서의 work function 균일성 문제를 가지고 있다.

Work function tuning by interfacial dipole in high-k gate stacks
Schottky limit 모델에 따르면 그림 39와 같이 금속과 절연체가 계면을 형성할 때 금속과 절연체 사이에 전하 전송은 없다. 이는 금속 Fermi level과 절연체 전도대 사이에 전자를 위한 장벽 높이는 금속의 work function과 절연체의 전자 친화도의 차이가 주어진다. 그러나 high-k 게이트 스택에서 실행된 최근 연구에서는 high-k/gate 또는 high-k/기판 계면 상이에 계면 극성(dipole)이 존재하며, 이로 인하여 밴드 정렬이 움직이게 된다. 그림 40에 high-k/금속과 high-k/기판 계면에 위치한 극성에 따른 단순한 밴드 다이어그램을 표현하였다.
계면 극성에 따라 게이트 effective work function 이 조절되는 효과가 성공적으로 보고되었음에도 이의 물리적 원리에 대해서는 언급되지 않고 있다. 몇몇 가능한 메커니즘이 high-k/금속과 high-k/Si모두에서 제안되었다.

(1) Fermi level pinning model
(2) Oxygen vacancies model
(3) Electronegativity model
(4) Pauling electronegativity model
(5) Area oxygen density model

Integration of the metal gate electrodes in CMOS flow
복잡하고 잘 정립된 IC 제작 공정에서 새로운 물질의 도입은 항상 양립성의 문제점을 가지고 있다. 적절한 금속 게이트가 획득되었더라도 금속 게이트를 집적하기 위한 프로세스가 여전히 필요하다. 예로 (1)dual work function 값을 확보한 후 (2)게이트 유전체의 손상 및 신뢰성 문제 (3)프로세스 복잡성을 고려하게 된다.
nMOS를 위한 금속과 pMOS를 위한 금속 게이트가 선택되었을 때 dual 금속 게이트의 일반적인 구현 방법은 deposition-etch-deposition 이며 그림 41에 나타내었다. 이 방법을 실행하기 위해서는 (1)적절한 work function 차이, (2)식각 선택비, (3)절연체 손상으로부터의 보호 등이 요구된다.
22nm node를 넘어선 미래의 gate stack 기술

지난 10여 년 동안 silicon-based 기술은 획기적으로 발전, 진보해 왔으며, ITRS에서는 2016년도에 0.5nm 이하의 EOT가 요구됨을 언급하였다. 계속된 Si CMOS 트랜지스터의 스케일링은 기본적인 한계에 다다르고 물질적이고 물리적인 도전에 직면하였다. 대부분의 기술적 연구들은 금속 전극을 사용한 Si 기판 상에 high-k 게이트 유전체에 초점이 맞추어져 있다. 가장 최근에 high-k 게이트 절연체와 집적 가능한 고이동도 채널에 대한 관심이 증가하고 있으며 strained Si, SixGe1-x, Ge과 III-V semiconductor 등이 이에 포함된다. 표 2에 중요한 반도체의 특성을 요약해 두었다.

Strained Si
Strain은 박막과 나노구조의 광학적, 전기적 특성을 향상시키기 위한 중요한 요소이다. 특히 Si-based 디바이스 프로세스에 strain의 도입은 초고효율 IC를 위해 더욱 흥미로운 주제이며, high-speed 구동을 위해 반도체 채널 내에 strain이 효과적으로 적용될 수 있음이 보고되었다. Si 내에 strain을 형성하기 위해서는 많은 방법이 있으며, (1) Si 기판에 외부 스트레스, (2) Si 기판 위에 SiGe층의 에피텍셜 성장, (3) Si 층 내로 Ge 확산, (4) 다른 절연체 기판으로 bulk strained Si의 transfer 등이며 에피텍셜 방법이 가장 폭넓게 사용된다. 그림 42에는 relaxed Si1-xGx 위에 strained Si의 결정 격자를 표현하였다. 
조절된 strain은 유효 질량의 감소와 전하 산란 시간을 감소시켜 전자 이동도를 향상시킨다. Si0.8Ge0.2 위에 ~12nm strained Si의 driven current 는 증가하였고, 이것은 그림 43에서처럼 ~100% 전자 이동도 향상과 관련된다.

Ge channel
Germanium(Ge)은 Si에 비하여 4배 빠른 전자이동도와2배 빠른 정공 이동도를 가지고 있으며, 채널 물질로서 빠른 이동도와 낮은 밴드갭은 전류 밀도의 향상과 공급 전압의 감소로 인한 저전압 구동, 저전력 소모, 빠른 스피드를 가진다. 이러한 장점에도 불구하고 Ge CMOS 구현이 어려운 이유는 Ge을 위한 안정된 passivation oxide부재를 뽑을 수 있다. Ge MOSFET의 향상성은 게이트 절연체 물질의 선택과 열적 안정성이 가장 중요한 이슈이다.

III-V high mobility semiconductor for n-MOS applications 
III-V semiconductors는 오랜 시간 동안 상업적 통신과 광전자 부품에 사용되어 왔다. 최근에 나노 디바이스의 도래와 함께 Si 보다 빠른 전자 이동도를 보이는 III-V 양자 우물에 기초하여 높은 스피드와 저전력 디바이스를 위해 현재 실리콘 기술과 잠재적인 통합이 제안되었다. III-V 기판을 제외하고 high-k 증착과 CMOS 프로세스 통합을 위해 채널로써 증착한 III-V 반도체를 사용한다.

Advanced novel MOS devices 
금속 전극, high-k 유전체, 새로운 채널 후보와 같은 전통적인 CMOS 디바이스의 새로운 물질 도입을 제외하고 평면 MOSFETs를 대신할 얇은 SOI(Si-On-Insulator) 기술에 기반하여 현대적이고 새로운 MOS 구조가 제안되고 있다. 그림 44와 같은 Double-gate FinFETs, Omega FinFETs, Tri-Gate FETs, Surrounding-gate FETs와 같은 Multi-gate MOS 구조가 제시되었다. 이와 같은 구조는 short channel 효과를 제거하고 더욱 효과적인 게이트 조절을 가능하게 한다. Multi-gate 나노 디바이스에 대한 계속적인 노력에도 불구하고 (1)thin body 에 의한 높은 외부 저항, (2) 균일성과 프로세스 복잡성, (3) 밴드 구조 엔지니어링의 어려움, (4) 2차원 나노 물질을 사용한 효과적 컨택의 어려움 등은 해결되어야 할 과제이다.

결론

최근의 발전된 나노 스케일 MOSFETs 어플리케이션 내에서 high-k 스택을 위한 최근 연구에 대한 전반적인 검토를 수행하였다. 지난 10년 간 수많은 연구가 이루어졌고 high-k 유전체뿐만 아니라 금속 게이트 전극과 고이동도 채널에 대한 의미있는 결과가 획득되었다. 몇몇 아이템은 이미 고효율 CMOS 통합 회로에 적용되고 있다.

정리해보면 첫 번째로 전통적인 CMOS 디바이스에서 Si-based 게이트 절연체의 스케일링과 한계를 분석하고 high-k 물질을 위한 주요 고려 사항에 대해 살펴보았다. High-k 스택에서 주요한 이슈는 절연체/Si 계면 안정성, 계면 품질, 필름 형상, 열적 안정성, 게이트와의 양립성, 프로세스 양립성 등이다. High-k composite, 다원소 통합 high-k, 페로브스카이트형 물질 시스템 등의 최신 high-k 게이트 절연체의 후보들이 검토되었고, 합성, 마이크로 구조 특성, 계면층 형성 메커니즘, 증착 방법에 대한 특성 분석이 이루어졌다. 현재 상태를 반영한 high-k 게이트 절연체를 위하여, ALD 가 고품위, 프로세스 양립성을 가진 high-k 증착을 위한 방법으로 보여 진다. 고효율 high-k 스택과 계면 엔지니어링은 계속적으로 개선되어야 하는 부분 중 하나이다.

두 번째로 CMOS 디바이스에서 n+ 또는 p+ poly-silicon 게이트에 대하여 검토하였으며, poly-silicon depletion효과와 Fermi level pinning 등의 문제가 있으며 금속 게이트 전극의 필요성을 확인하였다. 양립 가능한 work function, 열적/화학적 계면 안정성, 프로세스 양립성 등이 주요한 이슈이며, FUSI, 금속 합금 등의 후보군을 확인해 보았다. 집적화를 위하여 물질 자체의 문제와 금속 게이트 집적 프로세스는 여전히 풀어야 할 숙제이다.

세 번째로는 CMOS 향상을 위한 채널 후보들에 대해 살펴보았다. Strained silicon, Ge과 III-V semiconductor를 포함한 고이동도 채널이 검토되었고, 마지막으로 평면 MOSFETs을 대신할 3차원 MOS 구조에 대해 살펴보았다.
지난 40여 년 동안 CMOS 디바이스는 무어의 법칙에 따라 물리적 스케일링이 수행되었고, 계속된 스케일링에 의해 MOS구조는 무어의 법칙의 종말에 다가서고 있다. 현대적 채널과 MOS 구조와 결합된 high-k 게이트 스택의 최근 진보는 무어의 법칙과 반도체 기술의 발전을 다시금 진화시키고 있다.

분석자 결론

MOSFET 디바이스의 스케일링에 따라 기존에 게이트 유전체로 사용되던 SiO2의 한계는 명확하며 이를 대처하기 위한 high-k의 사용은 필수적으로 요구되고 있으며, 머지않아 이를 이용한 MOSFET 어플리케이션이 다수를 차지할 것으로 전망된다. 이를 위해서 high-k 유전체가 해결해야 할 핵심적인 부분은 실리콘 계면에 형성되는 계면층의 조절과 비정질상으로서의 열적/전기적 안정성 확보 및 금속 전극과의 양립성이다. 다양한 high-k 물질 중  대표적인 물질은 보고서에 언급된 Al이 포함된 Hf-based high-k 물질들로 보여진다. High-k 와 더불어 스케일링의 또 다른 돌파구는 실리콘 기반 MOSFET의 구조적 변화이며 3차원 구조는 다양한 반도체 어플리케이션을 위해 현재 다각도로 연구, 개발 중에 있다.

그림 1. 0.18um로부터 65nm node까지 과거 5세대의 기술 개발에 있어 게이트
산화막의 스케일링 동향[2]. 추정값은 2005년 ITRS 자료 참고.

그림 2. 반도체 산업 로드맵. 미래 기술 세대를 위한 산화막 두께는 중요한 디바이스
크기를 바탕으로 예상되었음.  2012년에 산화막은 1.3 nm 두께 또는 5 개의 실리콘
층으로 구성되며, 'bulk' 산화막으로는 3개의 실리콘 원자층으로 구성된다.

그림 3. 산화막과 비교하여 high-k와 금속 전극을 사용하였을 경우 게이트 누설 전류 vs. EOT

그림 4. High-k 물질의 예상 barrier height 와 band alignment

그림 5. As-grown 및 다양한 온도에서 열처리한 HfO2 필름의 XRD 패턴

그림 6. As-deposited와 여러 다른 온도에서 열처리된 HfO2와 HfOxNy의 XRD 스펙트럼 패턴

그림 6-1. As-deposited와 여러 다른 온도에서 열처리된 HfO2와
HfOxNy의 Si과의 계면에서 Si-O-Si .결함에 기인한 FTIR 피크

그림 7. 700℃ 열처리된 HfO2/Si과 HfOxNy/Si의 TEM

그림 8. Au cap을 가지는 (a) 500℃ 증착, (b) N2 분위기에서 30분간
800℃ 열처리된 50A Hf6Si29O65 필름의 TEM 단면

그림 9. Si cap을 가지는 (a) 500℃ 증착, (b) N2 분위기에서 20초
동안 1050℃ 열처리된 30A Hf7Si29O64 필름의 TEM 단면. 비정질
실리콘은 열처리 동안 결정화되나, Hf7Si29O64 필름은 안정적으로
비정질 상을 유지하고 있다.

그림 10. (a) 6 at%의 낮은 Si 함유량과 (b) 3 at%의 낮은 Hf 함유량을
가지는 Hf silicate의 TEM 단면 

그림 11. Si 기판 위에 (a) 500℃ 증착, (b) 700℃0℃ PDA 처리한
HfTaON의 HRTEM 이미지. HfTaON/SiO2/Si 시스템의
(a) 500℃0℃ 증착, (b) 700℃0℃ PDA 처리 후의 HRTEM 이미지

그림 12. HfTaON/SiON/Si 시스템의 (a) 500℃ 증착, (b) 700℃ PDA
처리 후의 HRTEM 이미지

그림 13. 질소 함유량에 따른 (a) HfOxNy필름의 밴드갭 변화와 (b) Si 기판 위에서 HfOxNy 필름의 band offsets. 샘플에 따른 질소 함유량은 S1(0%), S2(5.2%), S3(16.3%).

그림 14. HfSiON 필름과 H-terminated p-Si (100) 과 XPS 스펙트럼. (a) Hf/(Hf + Si) = 80%, (b) Hf/(Hf + Si) = 60%. (c) Energy barrier of holes (DEv), (d) Energy barrier of electrons (DEc).

그림 15. As-deposited 및 다양한 온도에서 열처리된HfAlOx 필름의 (a) 굴절률 스펙트럼, (b) 소멸계수 스펙트럼, (c) pseudodielectric functions의 허수부분

그림 16. TDEAH 를 사용하여 형성한 HfO2 필름의 증착 및 열처리 온도에 따른 XRD 패턴

그림 17. Si 기판 (우측)과 HfO2 필름 (좌측) 사이가 증착 온도에 따라
계면층 두께의 변화 정도를 보여주는 HRTEM 이미지.

그림 18. (a) 500 ALD cycles이 적용된 750℃에서 증착된 HfO2 필름의 HRTEM 이미지. (b) 그림 (a)의 ED로 표기된 지점의 EDS 스펙트럼. (c) 계면 SiO2 층에서 획득된 EELS 스펙트럼

그림 19. 제작 과정동안에 ALD-grown HfO2 기반 게이트 스택의 HRTEM 이미지 (a) as-deposited (b) 후속 열처리 이후 (c) 비정질 실리콘 증착 후 (d) 불순물 활성화 이후

그림 20. (a) as-deposited HfO2 샘플, (b) 900℃ N2 열처리 HfO2,
(c) as-deposited (HfO2)0.85(Al2O3)0.15, (d) 900℃ N2 열처리
(HfO2)0.85(Al2O3)0.15의 HRTEM 이미지

그림 21. Cody-Lorentz 모델을 사용하여 얻어진 HfxSiyOz 필름의
유전상수의 허수부

그림 22. (c) HF-last Si과 (d) 얇은 SiO2 위의 HfxSixOyNz의 밴드 다이어그램

그림 23. (a) 충분히 두꺼워 표면 반응층이 보이지 않는 capped Y2O3/Si 의 ADF-STEM 이미지 (b) 얇은 두께에서의 Y2O3/Si 샘플로 SiOxHy 가 Y2O3의 시작과 끝에 형성되어 있다. (c) in-situ Si-capped와 (d) uncapped Y2O3의 MEIS depth 프로파일

그림 24. (a) 순수 Y2O3 필름과 (b)  필름의 열처리 온도에 따른 FTIR 스펙트럼

그림 25. (a) AFM과 (b) TEM을 사용하여 측정한750℃ 에서 성장된 Pr2O3 필름의
마이크로 구조와 표면 형상 (c) SAED 패턴

그림 26. Dark-field와 HRTEM으로 측정한 계면 원자 구조. (a) Pr2O3 결정립의 아래쪽에 보여지는 nanocrystalline 층의 dark-field TEM과 (b) Pr2O3 필름과 기판 계면에서의 자세한 HRTEM 이미지

그림 27. (a) Si(001) 위에 형성된 Pr2O3 필름의 Si(100)방향을 따라 보여지는 단면격자 이미지 (b) Si(111) 기판 위에 에피텍셜하게 성장된 hexagonal Pr2O3 필름.

그림 28. (a) 5.3nm 두께의 결정화된 부도체를 가지는Pt/Gd2O3/Si(001) 스택의 단면 HRTEM 이미지. P-Si (001) 위에 Gd2O3를 가진 MOS capacitor의 (b) capacitance-voltage 곡선과 (c) 전류밀도-voltage 곡선

그림 29. (a) 650℃, (b) 700℃, (c) 750℃의 온도에서 Si(001) 위에 형성된 (Nd1-xGdx)2O3 (NGO) 박막의 HRTEM 이미지, NGO 필름과 비교 샘플들의 (d) C-V, (e) I-V 곡선과 (f) O 1s energy loss 스펙트럼.

그림 30. (a) Si위에 MBE STO 필름의 XRD와 전자 회절 패턴, (b) 결정 전이를 보여주는 HRTEM 이미지, (c) selective area electron diffraction (d) STO 절연체를 사용한 1.2X10um nMOSFET과 pMOSFET의 drain current-drain voltage 곡선

그림 31. (a) O2 분위기, 650℃에서 증착된 LAO 필름과 (b) N2 분위기, 400℃에서 증착된 LAON 필름의 HRTEM 이미지와 계면층 비교

그림 32. (a) N2 분위기에서 900℃, 60초간의 열처리 후의 poly-Si/LAON/Si 구조의 단면 HRTEM 이미지, Si(100)에 LAO와 LAON 필름을 이용한 MOS 구조의 의 (b) C-V와 (c) I-V의 특성

그림 33. MOS 디바이스 사이즈에 따른 depletion region의 도식화

그림 34. n+ poly-silicon 게이트 내에서 depletion region을 가지는 nMOSFET

그림 35. Poly-silicon 게이트의 partial oxidation과 전자전송에 따른 HfO2내에 Vo (formation energy) 형성에 대한 모식도

그림 36. (a) Mid-gap 금속 게이트와 (b) band-edge 금속 게이트를 사용한 nMOS와 pMOS 디바이스의 단순화 밴드 정렬

그림 37. FUSI 게이트를 위한 단순 프로세스

그림 38. Atomic percentage 에 따른 AxB1-x 합금의 계산된 work function 값

그림 39. Schottky 모델. 금속과 절연체 사이의 밴드 장벽은 금속 work function과 절연체의 전자 친화도에 의존

그림 40. (a) high-k/금속과 (b) high-k/기판 계면에 위치한 계면 극성에 따른 단순한 밴드 다이어그램

그림 41. Dual 금속 전극 CMOS 제작을 위한 deposition-etch-deposition 방법

그림 42. Relaxed Si1-xGx 위에 strained Si의 결정 격자 모식도

그림 42. Strained Si 과 Si 비교 디바이스에서의(a) drain current 특성과 (b) mobility-effective field 특성

그림 44. (A) Planer FETs (b) Double-gate FinFETs, (c) Tri-Gate FETs,
(d) Surrounding-gate FETs의 모식도

Reference
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