최근 비휘발성 메모리의 필요성이 크게 증가하고 있다. 휴대용 노트북 컴퓨터를 비롯해서 thumb 드라이브, 카메라, GPS, MP3 플레이어, 전자북, 휴대폰, 그리고 아마도 앞으로 계속해서 등장할 새로운 형태의 휴대용 전자기기들에 이르기까지 최근에 등장하는 수많은 휴대용 전자기기들은 컴퓨터 메모리를 사용하고, 이에 따른 전력 소모가 중요한 이슈이다.
따라서, 좀 더 가벼우면서도 고용량 출력을 낼 수 있는 휴대용 배터리에 대한 시장의 요구가 크다. 한편 전력 소모를 감소시킬 수 있는 새로운 메모리 기술, 예를 들어 비휘발성 메모리의 필요성도 크게 증가하고 있다.
현재 비휘발성 메모리로 보편적으로 사용되고 있는 것은 플래시 메모리이다. 플래시 메모리의 시장규모는 매년 엄청난 속도로 커지고 있다.
본 분석에서는 플래시 메모리의 현황과 기술적인 문제점, 앞으로의 전망에 대해서 정리하고자 한다.
플래시 메모리를 대체할 새로운 비휘발성 메모리로 여겨지고 있고, 따라서 많은 연구개발이 진행되고 있는 상변화 메모리, 강유전성 메모리, 자기 메모리에 대해서도 그 기술적인 현황과 기술적인 특징들, 해결해야 할 과제들에 대해서 정리하고자 한다.
마지막으로, 카본 나노 튜브를 이용한 메모리와 분자 메모리, memristor 등 좀 더 장기적인 관점에서 바라볼 메모리들에 대해서 기본적인 원리와 기술적인 문제점 등에 대해서 정리하고자 한다.
이러한 메모리들은 모두 나노스케일의 디바이스들이다.
글: 정태희(카네기멜론 대학교 전기전자공학과 박사과정)
자료제공: 한민족과학기술자네트워크(KOSEN)
www.kosen21.org
기존의 반도체 기술은 수많은 도전들에 직면해 있다.
현재 실리콘을 기반으로 한 CMOS(complementary metal-oxide-semiconductor금속-산화물-반도체) 기술이 가진 도전들로는 다음과 같은 것들이 있다. 디바이스의 크기가 작아지면서, 디바이스를 구성하는 재료 층의 두께도 얇아졌다. 그러면서 물질 특성들의 변동(fluctuation) 폭이 커졌다.
즉, 각 층의 두께가 수십나노미터 로 줄어들었다. 원자들의 크기가 서브나노미터인 것을 고려하면, 각 층이 단지 수십에서 수 백 개의 원자들로 구성된다. 따라서 한 웨이퍼 전 영역 에 걸쳐서 균일한 두께를 갖는 것이 거의 불가능해졌다.
또한 나노미터 영역에서는 물질의 특성이 약간의 두께 변화에도 민감하게 의존해서 변화한다.
또한 디바이스를 나노미터 스케일에서 탑다운 방식으로 리소그래피를 이용해서 만들기 때문에, 이 과정에서 단 수 nm의 오차가 발생해도, 이것은 디바이스의 성능에 크게 영향을 주게 된다. 따라서 이를 잘 제어하는 데에 큰 어려움이 생겼다.
이것은 제품 성능과 관련된 중요한 문제이다.
또 다른 문제로는 메모리 디바이스에서 열을 제거하는 것이 심각한 문제로 대두되었다는 것이다.
예를 들어 게이트 터널링과 누설전류(leakage) 메커니즘은 직접적으로 디바이스의 기능 및 성능에 영향을 미친다.
디바이스의 밀도가 증가하면서 전력 소모가 커졌고, 전력 밀도도 커졌다. 이러한 전력증가에 따라서 디바이스동작에 따른 열 발생 도 비례해서 커진다. 이러한 열을 어떻게 디바이스 밖으로 빼줄 수 있는가 하는 것이 큰 문제로 등장하고 있다.
또 다른 문제로는 DRAM메모리 디바이스의 크기가 작아지면서 전하(charge)가 누설(leak)될 가능성이 커졌다는 것이다. 전하가 누설되면 메모리에 저장된 정보를 잃기 때문에 이를 방지하기 위해서는 메모리의 정보를 초당 수천 번 이상 재충전(refresh)해 주어야 한다.
이에 따라 좀 더 많은 파워가 소모되고, 배터리를 그만큼 쉽게 소모시킨다. 더구나, DRAM은 전원을 끄면, 모든 저장된 정보를 잃는다.
이러한 문제들 중 전력 소모에 따른 문제는 비휘발성 메모리를 이용해서 해결할 수 있다. 이미 플래시를 이용한 비휘발성 메모리는 휴대폰이나 디지털 카메라에 사용되고 있다.
그렇지만, 플래시를 이용한 비휘발성 메모리는 데이터 기록 속도가 매우 느리고, 데이터를 기록하고 지울 수 있는 사이클에도 한계가 있다. 따라서 플래시 메모리를 다른 비휘발성 메모리, 즉, 상변화 메모리, 자기 메모리, 강유전성 메모리로 대체하고자 하는 연구들이 진행되고 있다.
이러한 비휘발성 메모리들은 거의 상용화 직전까지 연구가 진행되었다.
이외에도 탄소나노튜브를 이용하거나 무기(Inorgainic) 나노와이어나 전도성 유기(organic) 분자들을 이용한 전자 디바이스들도 기초적인 연구들이 진행되고 있다.
본 분석에서는 2장에서 기존의 플래시 메모리에 대해서 알아보고, 3-5장에서는 플래시 메모리를 대체할 가능성이 가장 높은 것으로 예측되고 있는 비휘발성 메모리들인 상변화 메모리, 강유전성 메모리, 그리고 자기 메모리에 대해서 살펴보도록 한다.
또한 6-8장에서는 연구의 초기 단계로, 상용화하기에는 아직까지 많은 기술연구가 필요한 분자 메모리와 탄소 나노 튜브를 이용한 메모리, 그리고 Memristor에 대해서 분석하도록 한다.
플래시 메모리
플래시 메모리는 1980년과 1987년에 도시바의 Masuoka의 특허를 기본으로 하고 있는데, 매년 200억불 이상 성장하고 있는 반도체 업계의 거인이 되었다.
그렇지만, 플래시 메모리의 미래 전망이 그리 밝은 것만은 아니다. 왜냐하면 메모리의 집적 밀도를 높이기 위해서는 그 크기를 계속해서 줄여야 하는데, 여기에 이미 어려움을 겪고 있기 때문이다.
가장 큰 문제점으로는 제품이 기능하기에 필수조건인 신뢰성 조건들이 위협받고 있다.
예를 들어 쓰기를 반복했을 때 데이터의 특성 저하가 일어나지 않고(write endurance), 많은 횟수동안 쓰기를 반복한 데이터가 오랜 시간동안 그 특성을 잃지 않아야(retention of heavily cycled cells) 하는데, 기록 밀도가 증가하면서 쓰기/지우기 성능(write/erase performance) 등이 더 이상 그 필요한 기술적인 요구 조건들을 충족시키는 데 힘들게 되는 것이다. 이에 따라 새로운 기술에 대한 필요성이 증대되고 있다2.
플래시에는 두 가지 종류가 있는데 NOR와 NAND이 그것이다2. NOR메모리 구조에서, 2차원 어레이내 각 셀은 워드 선(word line)과 비트 선(bit line)의 입력 단자에 직접적으로 연결되어 있다.
각 셀은 그라운드(ground)를 공유하고 있다. 반면에 NAND 메모리 구조의 경우, 셀은 높은 입력 신호와 그라운드사이에 병렬로 연결되어 있다. 때문에, NAND 플래시는 NOR 플래시에 비해서 작은 단위 셀 크기를 가지고 있기 때문에 높은 집적도를 갖는다.
그렇지만, NOR 플래시는 각 셀이 직접적으로 입력 선과 연결되어 있으므로 NAND 플래시 보다 액세스가 훨씬 빠르다.
그렇지만, NOR 메모리는 많은 프로그래밍 전류가 요구되는데, 이에 따라 프로그래밍 효율(throughput)은 느리다. 따라서 NOR 플래시 메모리는 빠른 액세스 시간과 느린 프로그래밍 속도를 가지므로 데이터의 빠른 액세스가 필요하지만, 데이터를 변화시키는 것은 자주 필요하지 않은 내장 로직(embedded logic)에 주로 사용된다.
반면 NAND 플래시 메모리는 높은 저장 밀도와 느린 액세스 시간을 가지고 있고, 주로 대용량 데이터 저장에 사용 된다2.
NOR 플래시는 10F2의 공간을 차지하고, 수십 ns로 읽는다. 그렇지만, 액세스 시간은 10μs이고, 쓰기/읽기 반복 가능 횟수는 105사이클이다.
NAND 플래시는 4F2의 공간만을 차지하며 3차원 집적이 가능하다. 결과적으로 NAND 플래시는 소비자 전자기기에 주로 사용되는데, 여기에서는 가격과 신뢰성이 중요한 테마이다2.
NAND 플래시는 직렬(series) 비트-셀 방식이기 때문에 NOR 플래시에 비해 셀 간의 접촉(contact)을 줄일 수 있었다. 이에 따라 좀 더 작은 셀 크기가 가능했고, 이를 통해 제조비용을 낮출 수 있었다. 작은 셀 크기, 낮은 비용, 그리고 강한 응용성이 플래시 시장에서 NAND 플래시가 대세가 되게 한 이유들이다2.
NAND 플래시의 인터페이스는 블록(block) 액세스만이 가능한데, 이것은 작고 무작위의 데이터 전송이 필요한 곳에 주로 사용된다. NAND 플래시는 현재 매년 크게 성장하고 있는 분야인 디지털 카메라, USB 드라이브, 그리고 기타 여러 가지 모바일 제품에 널리 보편적으로 사용되고 있다.
이러한 수요는 최근 몇 년 간 지수 함수 적으로 크게 증가하고 있다. 현재 NAND 플래시는 45nm 공정으로 사용하고 있으며, 멀티레벨 셀(multilevel cell) 기술도 채용하고 있다.
NAND 플래시 메모리는 지난 몇 년 동안 저장 용량이 지속적으로 증가하며 비용도 감소하였다. 그렇지만, 크기가 지속적으로 감소하면서 신뢰성과 성능 면 에서 해결해야 할 많은 문제들에 직면해 있다.
NAND 플래시의 크기를 감소시키는 것은 셀 동작 원리와 Fowler-Nordheim(FN) 터널링에 의해 제한된다. 절연체를 파괴시키지 않고 8-10MV/cm의 전압밀도를 만들기 위해서는 18V 정도의 높은 전압이 요구된다.
이러한 높은 전압은 주변 셀 간의 상호간섭을 증가시키고, 셀 성능 및 신뢰성을 나쁘게 만든다. 이것을 해결하기 위해 부유 게이트가 아닌 전하 트랩 플래시(charge trap flash, CTF)가 제안되었다.
플래시메모리가 회로 동작측면에서 NOR와 NAND로 분류된다면, 정보를 저장하는 매체 측면에서는 부유(floating) 게이트와 전하(charge) 게이트로 분류된다.
부유 게이트 NAND 플래시 기술
셀 구조, 동작, 그리고 장점
NAND 플래시 메모리 셀은 그림 1에서 보이듯이 부유 게이트(FG)와 컨트롤 게이트(CG)로 구성되는데, 이들은 수직으로 정렬되어 있다.
전자들은 부유 게이트로 주입되고, 이것은 셀 VT를 변화시킨다. 한번 전하가 부유 게이트에 갇히면, 셀 VT는 거의 영구적으로 변동되고 이것 때문에 비휘발성이 된다.
부유 게이트 셀을 작게 만들면, 터널링 산화물의 두께를 작게 만드는 데에 있어서 한계에 부딪친다. 그리고 셀 간의 상호 간섭을 일으킬 수 있고, 신뢰성에도 문제가 생긴다.
신뢰성은 주로 터널링 산화물이나 절연체내에 존재하는 전류 누설 경로(leaking path)에 의해 생긴다. 이러한 전류 누설이 생기면, 부유 게이트에 있던 전하가 사라지고(discharge) 이에 따라 데이터를 잃게 된다.
셀 면적은 F2로 표현된다. 싱글레벨 셀인 NAND 셀은 4F2를 갖는다. 그렇지만, 오버헤드 회로를 포함하면 유효 셀 면적은 10 F2가 된다.
반대로, 2비트를 갖는 멀티레벨 셀의 경우는 유효 셀 면적인 4-5F2를 갖는다.
이러한 작은 면적에 의한 비용감소에 힘입어 멀티레벨 셀이 시장에서의 주된 제품으로 자리 잡고 있다.
아키텍처와 성능
플래시 셀은 그림 2에서 보이는 것과 같이 독립적인 블록(block)안에 위치하는데, 이러한 블록은 지울 수 있는 최소 단위이다.
각각의 블록은 페이지(page)들로 구성된다. 페이지는 프로그래밍 가능한 가장 작은 단위이다.
일반적인 SLC는 블록 당 64페이지들을 갖고, MLC의 경우는 블록 당 128페이지들을 갖는다.
각각의 SLC 페이지는 2kB의 크기를 갖고, 2비트의 MLC의 경우는 4kB를 갖는다. 각각의 페이지들은 추가적인 여분의 바이트들로 확장 된다: SLC의 경우는 64바이트, MLC의 경우는 218바이트.
신뢰성
NAND 플래시의 밀도를 증가시키기 위해서 크기를 지속적으로 감소시키려는 시도는 디바이스의 신뢰성에 문제를 일으켰다. NAND 플래시의 신뢰성은 다음과 같은 이슈들에 영향을 받는다.
(1) 셀 간의 상호간섭(interference)
근접해 있는 부유 게이트와 컨트롤 게이트에 의한 부유 게이트의 간섭은 부유 게이트의 퍼텐셜에 영향을 미친다.
이것은 높은 전압에 의해서 프로그래밍하거나 여러 번 읽는 동작을 할 때에 일어난다.
이러한 셀 간의 간섭은 데이터의 열화를 일으키고, 좀 더 강력한 에러 보정 코드(ECC)를 필요로 하게 한다.
(2) Endurance
부유 게이트와 채널간의 터널 유전체는program-erase(P-E) 사이클을 할 때마다 서서히 손상을 받는다.
부유 게이트는 일정한 양의 전자를 수집하거나 방출한 능력을 점차적으로 상실한다. SLC에서는 100k, 2비트의 MLC에서는 10k가 endurance의 목표이다.
(3) Retention
부유 게이트는 가두어온 전하를 시간이 지남에 따라서 점차적으로 잃는다. 추가적인 프로그래밍/지우기 액세스가 없으면 매일 하나 이하의 전자를 잃는다.
비록 전류 누설(leakage) 경로는 매우 작지만, 결과적으로 시간이 지남에 따라 저장된 데이터를 잃게 된다.
이러한 retention은 터널 산화물의 두께에 의해 직접적으로 좌우되는데, 8~9nm가 부유 게이트 플래시의 임계 두께라고 여겨진다.
전하 트랩 플래시(CTF)
부유 게이트 플래시 기술은 크기가 50nm이하로 작아지면서 셀 간의 간섭과 retention의 열화 등의 문제에 직면해 있다.
부유 게이트 플래시에서는 절연체내에 전하들이 갇혀 있는데, 절연체가 매우 얇게 되면서 여러 가지 특성과 성능의 열화를 가지고 왔다.
이것은 32nm의 MLC를 설계하는 데에 있어서 주된 문제가 된다. 이것의 대안으로 전하 트랩(charge trap) 플래시가 도입되었다. 전하 트랩 플래시의 구조를 그림 3에 나타내었다.
SONOS/SANOS/TANOS
SONOS는 SiO2, Si3N4, SiO2의 적층으로 구성된다.
전하는 질화물 박막 내에 있는 전자 트랩에 저장된다. 이러한 전자 트랩들은 분리되어 있기 때문에, 누설 전류 경로가 저장된 전하에 미치는 영향은 매우 작다.
터널 산화물(트랩 아래)은 매우 얇고(3-8nm), 차단 산화물(트랩 위)은 상대적으로 두껍기(10-15nm) 때문에 전류 누설을 방지한다.
윗 산화물은 높은 k를 갖는 알루미늄 산화물로 대체되어 컨트롤 게이트로부터의 coupling을 증가시켰다. 차단 성능을 증가시키기 위해 높은 일함수(work function)를 갖는 금속 게이트(TANOS)가 도입되었다.
이러한 높은 일함수는 전자가 역으로 터널링 되는 것을 방지해준다.
상변화 메모리(Phase change random access memory, PCRAM)
플래시 메모리를 대체할 후보들 중 하나로 상변화 메모리가 있다. 이 메모리는 칼코젠나이드(chalcogenide) 물질 내의 가역적인 상변화 현상을 이용한 것이다.
상변화 물질은 두 가지 고체 상태가 존재한다.
즉, 결정질 상태와 비정질 상태이다. 결정질 상태는 전기 저항이 작고, 비정질 상태는 전기 저항이 크다3-5. 이 두 상태간의 저항 차이는 수 천 배 이상 차이가 날 수도 있다.
이것은 단일 기록에서는 큰 신호 대 잡음 비(SNR)를 갖게 한다. 또는 이것은 다층 기록을 가능하게 할 수도 있다.
상변화 물질의 장점은 이러한 결정질과 비정질간의 스위치가 매우 짧은 시간 안에 일어날 수 있다는 것이다. 통상적으로 이러한 스위치 시간은 수십 나노 초 이다. 온도를 높이면 이 스위치 시간을 단축시킬 수도 있다.
상변화 물질은 2가지 상태가 존재한다. 하나는 결정상으로 낮은 전기저항을 가지고 있다. 또 다른 하나는 비정질 상으로 높은 전기저항을 가지고 있다.
이러한 두 물질간의 전기 저항의 차이는 매우 크기 때문에 데이터 스토리지(data storage)의 논리 레벨(logic level)로 나타낼 수 있다. 최근에 삼성전자에서 512MB의 프로토타입(prototype)을 발표했고, 가까운 시일 내에 상용화도 가능할 것으로 전망된다.
그림 4에 이러한 상변화 메모리 디바이스의 전압 펄스와 시간에 따른 스위칭에 대한 모식도를 그렸다.
그림에서 보듯이, 전압의 크기는 상변화 물질의 온도에 비례한다. 또한, 전압을 펄스의 형태로 가해줌으로써, 가해주는 시간을 조절한다.
상변화 메모리의 두 가지 상태는 (결정질)과 RE(비정질) 상태로도 알려져 있다. 상태에서 RE 상태로 전환하기 위해서는 수십 나노초 동안 높은 전류 펄스를 가해 주어야 한다.
이러한 펄스는 상변화 물질을 녹는점 이상으로 가열시키고, 이러한 가열 펄스 이후에 임계냉각속도 이상의 빠른 냉각속도로 냉각시키는 과정을 통해서 비정질 상태가 된다.
상변화 물질을 비정질 상태에서 결정질로 만들어 주기 위해서는 상대적으로 낮은 세기의 전류 펄스를 비교적 오랫동안 가해 주어야 한다.
즉, 결정화 온도 이상의 온도에서 결정화 시간이상으로 가열해 주어야 결정화가 일어난다. 이러한 결정화에 필요한 전류 펄스 길이는 대략적으로 50~150ns정도이다.
상변화 물질의 결정화 온도는 대략 150~300도 부근이다. 또한, 결정화에 필요한 시간은 이러한 온도에 지수 함수적으로 비례한다.
따라서 결정화 속도를 높이기 위해서는 결정화를 위해서 가해주는 온도를 높게 유지해야 한다.
이것은 상변화 물질의 비정질화에 필요한 전류 세기보다는 낮지만, 여전히 상당량의 전류를 상변화 물질에 가해주어야 한다는 의미이기도 하다.
그렇지만, 상변화 물질은 비정질 상태에서 전기저항이 매우 높기 때문에 높은 전류를 가해주기 위해서는 높은 전압이 필요하다. 이는 상변화 물질이 실제로 메모리로 이용되는 데 있어 커다란 걸림돌이 될 수 있었다.
임계 스위치(threshold swithching)라는 것이 최근 상변화 메모리에서 관찰되었다6. 이것을 그림 5에 나타내었다.
임계 전압(threshold voltage) 이상에서 비정질 상태의 저항이 크게 감소하고, 이에 따라 임계 전압에서 상당량의 전류가 흐르는 것으로 알려졌다.
비정질 상태에 있는 상변화 물질에 특정 임계 전압 이상의 전압을 가해주면, 가해진 높은 전압에 의해서 상변화 물질의 전기 전도도가 크게 증가되고, 전기 전도도가 크게 증가하면서, 엄청난 양의 전류가 흐르게 된다. 따라서 열 발생도 크게 증가하게 되어 아주 높은 전압이 필요하지 않게 된다.
이러한 임계 스위치 현상이 없었다면 상변화 메모리를 다른 디바이스에 집적시켜 작동시키는 것은 거의 불가능했을 것으로 여겨진다.
이러한 임계 스위치 현상의 원인에 대해서는 아직까지 명확히 규명되지 않았다.
다만, 갇힌 전하(trapped charge), 디바이스 전류, 그리고 국부 전기장(local electrical field)간의 상호작용에 의한 것으로 추정된다.
그렇지만, 상변화 후에 이러한 임계 전압 펄스를 끄게 되면, 물질은 다시 높은 저항을 갖는 비정질 물질로 돌아가게 된다 2.
상변화 메모리의 readout은 주울열(Joule heating)에 의한 상변화가 일어나지 않을 매우 낮은 전류나 전압을 이용해서 가능하다.
상변화 셀을 스위치 시키는 데에는 많은 전류가 필요하다. 왜냐하면 상변화 셀의 동작은 주울열(Joule heating)에 의존하기 때문이다. 상변화 디바이스에 충분한 reset 전류를 공급하는 방법으로는 두 가지가 있다.
하나는 좀 더 큰 전류를 공급할 수 있는 용량을 가진 액세스(access) 디바이스를 이용하는 것이다. 이러한 것들로는 bipolar 접합 트랜지스터(bipolar junction transistor), 다이오드, 서라운딩 게이트 트랜지스터(surrounding-gate transisort), FinFET 등이 있을 수 있다2.
두 번째 방법으로는 리소그래피 해상도 이하 스케일의 패턴을 이용해서 상변화 셀을 통과하는 전류 라인 내에 있는 스위칭 부피를 줄임으로써 상변화 물질에 가해지는 전류 밀도를 국부적으로 증가시키는 것이다.
가장 보편적인 접촉 최소화 셀 구조는 그림 6의 버섯모양 셀(mushroom cell)이다2. 이것은 상변화 물질 박막을 좁은 실린더 모양의 금속 전극을 이용해서 접촉하고 있는 것이다.
액세스 디바이스를 통해서 흘러나오는 전류는 작은 단면적을 갖는 전극을 통해서 상변화 물질과 접촉하고 있다. 따라서 실제적으로 상변화 물질이 접촉하고 있는 전류 단면적이 작아져 전류 밀도를 크게 증가시킬 수 있다.
상변화 메모리 셀은 2개의 전극사이에 상변화 물질이 샌드위치 모양으로 놓여있다.
이 디바이스는 bipolar나 전계 효과 트랜지스터(field-effect transistor)에 의해서 1 트랜지스터/1 저항(1T/1R)이나 1 다이어오드/1 저항(1D/1R)로 구성된다. 이러한 구성을 통해서 가역적인 상변화 동작을 하는 데에 필요한 충분한 전류를 공급해 주어야 한다.
삼성전자에서는 현재 512MB의 프로토타입을 이미 개발해 발표하였다. 이것은 5.8F2의 셀 크기를 가지고 있고, 90nm의 CMOS 공정 기술을 사용하였으며, p-n 다이어오드를 이용해 전류를 공급했다.
상변화 메모리는 아직도 해결해야 할 많은 기술적인 과제들을 안고 있다.
예를 들어, 아직까지 RE 동작을 위해서는 상당량의 파워가 필요한데, 우선 이것을 낮출 필요가 있다. 또 다른 문제점은 셀 간의 열적인 간섭이다.
즉, 하나의 셀에 열을 가하면 이 가해진 열이 주변의 다른 셀로 전달되고 이것이 주변 셀에 기록된 데이터를 제거시킬 수 있다. 따라서 이러한 셀 간의 열적인 간섭을 최소화하여야 한다. 또 다른 문제점으로는 상 분리 (phase segregation)이다.
기록 사이클을 반복하게 되면 상변화 물질이 더 이상 한 가지 상(phase)을 유지하지 못하고, 두 가지 이상의 상들로 분리되는 현상이다. 그 밖에 해결해야 할 과제로 다층(multilevel) 저장을 달성하는 것이 있다.
상변화 메모리에 이용가능한 상변화 물질의 조건들로는 다음과 같은 것들이 있을 수 있다:
(1)RE 파워를 낮출 수 있도록 낮은 녹는점을 가져야 한다.
(2)RE retention을 향상시키기 위해서 높은 결정화 온도와 활성화 에너지를 가져야 한다.
(3)높은 저항차이를 얻기 위해서 비정질상태의 저항이 높아야 한다.
(4)낮은 펄스 전압을 위해서 임계 스위치 전압이 낮아야 한다.
표 1에 상변화 물질의 일부 물질 특성들과 이들이 영향을 미치는 디바이스 성능 특성에 대해서 정리하였다.
상변화 메모리의 상변화 물질로 가장 보편적으로 사용되고 있는 것은 Ge2Sb2Te5이다.
상변화 메모리의 셀 크기를 계속해서 감소시켰을 때에 Ge2Sb2Te5 물질을 계속해서 사용할 수 있을 것인가 하는 것은 여전히 미지수이다.
Ge2Sb2Te5 물질에 다른 물질을 첨가하거나 Ge2Sb2Te5과는 다른 조성을 갖는 상변화 물질을 찾는 노력들이 계속해서 있어 왔다. 예를 들어 Ge2Sb2Te5에 질소를 첨가하면, 결정질과 비정질 모두의 저항이 증가한다.
실리콘을 도핑 한 경우에는 열적인 안정성이 향상된다.
12at.%의 실리콘을 도핑 한 경우에는 Ge2Sb2Te5 박막의 저항이 10배 이상 증가했다.
Ge10(Sb69Te31)90은 Ge2Sb2Te5에 비해 열전도도와 전기 저항이 낮다.
Ge2Sb2Te5 물질의 크기를 10nm까지 작게 만들어도 상변화 특성을 그대로 유지하는 것이 실험적으로 증명되었다.
즉, 이 측면에서는 이 물질을 10nm까지 스케일 다운하는 것에 전혀 문제가 없을 것이다.
그렇지만, Ge2Sb2Te5에 쓰고 지우기를 반복했을 경우, 상분리가 일어나서 Te은 양극으로, Sb와 Ge은 음극으로 이동하는 것이 보고되었다. 비슷한 현상들이 Ge2Sb2Te5이외의 조성에서도 보고되었다.
Ge-Sb-Te 삼원계 화합물 외에 GeTe, GeSb, SbTe, In2Se3, SnSb, SiSb 등의 물질들도 상변화 메모리에 사용될 물질들로 연구되고 있다.
상변화 물질을 나노와이어 형태로 성장시키고, 이것의 저항이 상변화에 따라 변화되는 것도 연구되고 있다.
이러한 나노와이어 형태는 다음과 같은 여러 가지 장점들을 가지고 있다.
첫째, 물질의 녹는점이 나노스케일이 되면 감소하기 때문에 이런 물질을 메모리에 적용하는 데에 유리하다.
왜냐하면 디바이스를 RE 상태로 만들기 위해서는 상변화 물질을 녹는점 이상으로 가열해야 하고, 이렇게 하기 위해서는 상당량의 파워가 필요하기 때문이다.
둘째, 나노와이어를 사용하면 박막을 기반으로 하는 디바이스에 비해서 셀 부피를 작게 할 수 있고, 이것은 디바이스를 RE/ 하는 데에 필요한 전류/파워를 작게 하는 데에 도움을 준다.
셋째는 나노와이어의 부피가 작기 때문에 기록 밀도를 높일 수 있을 것으로 기대된다는 것이다.
상변화 메모리 나노와이어는 기상-액상-고상(VLS, vapor-liquid-solid) 방법을 이용해서 성장시킬 수 있다.
이 방법을 이용해서 30nm직경의 수 마이크로 길이의 나노와이어를 성장시킬 수 있다. 그렇지만, 이 방법의 치명적인 문제는 대량 생산에는 아직까지 나노와이어를 적용시킬 수 없다는 것이다.
강유전성 메모리
(Ferroelectric random access memory, FeRAM)
강유전성 물질은 외부 전기장이 없어도 전기적인 분극의 자발적인 정렬을 가진다.
이러한 자발분극의 방향은 항전계(coercive field)이상의 전기장을 반대방향으로 가해주면 바꿀 수 있다.
강유전성 물질의 두 개의 분극 상태는 디바이스에서 0과 1로 이용될 수 있다.
이러한 두 개의 분극상태는 전기장에 따라서 이력곡선을 그리면서 반복적으로 스위치 시키는 것이 가능한데, 이것이 강유전성 메모리의 핵심이다. 이러한 분극은 비휘발성이기 때문에, 강유전성 메모리는 비휘발성 메모리이다.
이러한 강유전성 메모리를 만드는 데에 있어서 중요한 요구 사항 중 하나는 항전계가 작아야 한다는 것이다.
강유전성 메모리에 사용되는 강유전성 물질들은 박막 형태로 사용되는데, 페로브스카이트(perovskite) 결정구조를 갖는 PbZrxTi1-xO3(PZT)나 BiFeO3또는 이층구조(bilayer structure)를 갖는 SrBi2Ta2O9 (SBT), (BiLa)4Ti3O12(BLT), Bi4Ti3O12(BTO)등이 사용된다.
강유전성 메모리에 요구되는 몇 가지 물질 특성들이 있는데, 잔류 분극(remnant polarization) 값 Pr은 0과 1 상태의 감지 마진을 결정하기 때문에 가능하면 높아야 한다는 것이고, 항전계 Ec는 강유전성 메모리의 동작 전압을 결정하기 때문에 가능하면 작아야 한다.
결정화 온도도 물질 선정에 있어서 중요한 요소이다. 결정화 온도가 낮을수록, 강유전성 물질을 메모리 제조 공정 과정에 쉽게 적용할 수 있다.
피로(Fatigue)는 반복적인 분극 스위칭 사이클을 반복했을 때에 강유전성 물질의 잔류 분극 값이 점차적으로 감소하는 현상이다.
이러한 피로 현상은 스위칭 사이클 동안 주입된 전자들에 의해서 산소 빈 공간(oxygen vacancies)이 발생되기 때문이라고 여겨진다.
피로의 또 다른 이유로는 물질 내에 존재하는 결함들에 의한 것으로 추정된다.
피로현상을 최대한 감소시켜 1013의 사이클을 만드는 것이 강유전성 메모리의 목표이다. Retention은 디바이스가 얼마나 오랫동안 기록된 상태를 그대로 유지할 수 있느냐 하는 것으로 메모리 디바이스의 신뢰성과 관련된 중요한 요소이다.
강유전성 메모리에서는 85도에서 10년 동안 데이터가 안정된 것이 요구사항이다.
표 2에 강유전성 메모리 디바이스에 가장 일반적으로 사용되는 물질들의 특성들을 요약했다.
PZT는 가장 오랫동안 사용된 물질이고, 다른 물질들에 비해서 높은 잔류 분극값을 가지고 있다. 그렇지만, 항전계 값이 다른 물질에 비해서 상대적으로 높다. SBT는 항전계 값이 낮고, 따라서 낮은 전압 동작이 가능하다.
BLT는 납이 포함되어 있지 않기 때문에 환경적으로 선호된다. SBT의 결점으로는 PZT에 비해서 높은 결정화 온도를 갖는 것이다. 산화 분위기에서의 높은 온도는 강유전성 물질 아래에 위치한 금속을 산화시킬 가능성이 높다.
따라서 좀 더 산화되지 않는 금속을 개발할 필요성이 제기된다. 일반적으로 백금(Pt)이 전극으로 가장 많이 사용되어 왔다.
그 이유는 백금이 높은 온도에서도 안정적이고, PZT과의 격자 크기 차이가 작기 때문이다. 그렇지만, 초기 Pt/PZT/Pt는 심각한 피로 현상을 나타내었고, SBT가 대체물질로 도입되었다.
현재는 PZT에 산화물 전극인 IrO2을 사용하므로 피로 문제는 해결되었고, 1013사이클도 가능하게 되었다.
강유전성 메모리의 동작이나 아키텍처는 DRAM과 유사하다. 차이점은 강유전성 물질이 선형 커패시터(linear capacitor) 대신에 금속-절연체-금속 구조로 샌드위치 된다는 것이다.
최초의 강유전성 메모리는 20년 전 256비트의 밀도를 가졌지만, 지금은 1M 비트의 밀도가 가능하다. 강유전성 메모리의 아키텍처는 2T/2C(두개의 트랜지스터/2개의 커패시터)나 1T/1C이다.
자기 메모리
(Magnetic random access memory, MRAM)
하드 디스크 드라이브 내 에서의 정보(information)는 자기 디스크에 자기모멘트의 형태로 저장되어 있다.
즉, 각각의 비트(bit)는 자기 모멘트의 방향 또는 자기 모멘트의 방향의 전환(transition)에 상응한다.
이러한 자기 모멘트는 자체적으로 작은 크기의 자기장을 발생하고 있다. 따라서 자기 센서는 이러한 자기장을 읽어서 비트를 재생하게 된다. 이러한 매우 작은 크기의 자기장을 읽는 데에 거대 자기저항 효과(giant magnetoresistive (GMR) effect) 라는 것을 이용한다.
GMR 효과를 나타내기 위해서는 2개의 강자성 체층들 사이에 비강자성 체층 금속 물질이 들어가 있는 샌드위치 구조를 구현해야 한다.
이러한 샌드위치 구조에서 2개의 강자성체층의 자기 방향이 서로 평행하게 되었을 경우 전기 저항이 작아지고, 자기 방향이 반 평행 하게 되었을 경우 전기 저항이 커진다.
이러한 현상은 스핀 방향에 따른 산란(spin-dependent scattering)에 의한 것으로 알려져 있다.
따라서 이러한 GMR 효과를 이용한 자기 센서를 스핀 밸브(spin valve)라고도 부른다.
즉, 두 개의 자기 모멘트의 방향이 같은 방향이어서 저항값 이 작을 때는 스핀 밸브가 열린 것이고, 방향이 서로 반대방향이어서 저항값이 높을 때에는 스핀 밸브가 닫힌 것이다.
GMR 구조 중에서 두 개의 자기 층 사이에 넣은 금속 층(주로 Cu 층을 사용했다)을 전기절연체인 산화물로 대체한 것을 자기 터널 접합(magnetic tunnel junctions(MTJ) 또는 터널 자기저항(tunneling magnetoresistance, TMR)이라고 부른다.
이것은 스핀에 의존한 터널링(spin-dependent tunneling)을 이용한 것이다. 두 자기 층 사이에 들어가는 산화물로는 MgO 또는 AlOx를 사용한다.
실온에서의 GMR 값이 일반적으로 10~20%인 것에 반해, TMR 값은 이보다 휠씬 높은 400~1000%가 보고되고 있다.
이렇게 TMR 값이 높은 이유는 터널링을 이용하기 때문이다. 즉, 터널링의 특성상 전류가 산화물 층을 터널링 되어 통과할 때의 저항 값과 통과하지 못했을 때의 저항 값이 큰 차이를 갖게 된다.
TMR의 단점으로는 저항 값이 GMR에 비해서 10배 이상 높다는 것이다.
MTJ는 3개의 층으로 구성되어 있는데, 2개의 강자성체(ferromagnetic)층을 중간의 상자성체(paramagnetic)층이 분리하고 있다.
2개의 강자성체층들 중 하나는 스핀 주입체이고, 다른 하나는 스핀 검출기이다.
중간(spacer)층에서는 스핀 완화가 거의 없는 것으로 가정한다. 이 중간층은 매우 얇고, 주입된 전자들은 이곳을 터널링을 통해서 통과한다.
2개의 강자성체의 자화 방향이 평행하면, 주입된 스핀들은 쉽게 통과한다. 이 경우에 디바이스의 전도성은 매우 크다9.
강자성체(ferromagnet)층 중 하나는 'hard'하고, 높은 보자력(coercivity)을 가지고 있다. 다른 하나는 'soft'하고 낮은 보자력을 가지고 있다.
soft한 층의 보자력보다는 크지만, hard한 물질의 보자력보다는 작은 자기장이 hard한 물질의 자화방향과 반대방향으로 가해지면, soft한 물질의 자화 방향만이 선택적으로 자기장 방향을 따라서 변화하게 되고, 결과적으로 2개의 강자성체들의 자화방향은 반 평행하게 된다.
이 경우에 주입된 스핀은 통과하기 힘들게 되고, 전도성은 크게 떨어진다. 결과적으로 soft한 층의 자화 방향을 스위치 시켜 줌으로써, 디바이스의 전도성 상태, 즉 ON/OFF을 스위치 할 수 있다.
자기저항 물질의 저항은 그들의 자기 상태에 의존한다. 데이터는 자기 상태로 저장되고, 저항을 측정함으로써 데이터를 읽는다. 이 방법의 장점은 반복 사이클에 강하고, 읽고 쓰는 데 필요한 시간이 상대적으로 짧다는 데 있다.
읽기 동작은 비파괴적인데, 그 이유는 저항값을 측정하는 데 자기 상태를 변화시키지 않기 때문이다.
이 메모리는 비휘발성이어서 자기 분극이 전원을 꺼도 그대로 유지된다. 두 상태의 반복 사이클은 물리적인 이동(전자, 전하, 또는 원자)을 포함하지 않는다. 따라서 물리적인 이동에 기인한 특성의 열화 현상은 없다.
이러한 자기저항 물질의 가장 중요한 특성은 두 개의 상태 저항 비율, 즉 MR=(Rh-RL)/RL로 특성화된다.
그렇지만, MR이 200%라고 해도, Rh/RI 비율은 3밖에 되지 않는다. 이와 비교해서 상변화 메모리의 두 상태간의 저항 비율은 100 이상이고, 강유전체의 경우는 10-40이다.
기본적인 MRAM의 구조는 자기 터널 접합(magnetic tunnel junction, MTJ)을 기반으로 하는데, 그림 8에서 보이듯이 두 개의 강자성 층을 산화물이 분리하고 있다. 이러한 산화물은 매우 얇은 터널 장벽층으로, 두개가 1-2nm이다.
이러한 얇은 터널 층 은 박막 층 의 수직인 방향으로는 전자의 터널링에 의한 전달을 가능케 한다.
MTJ의 저항은 두개의 강자성층의 자기 방향의 변화에 의존한다. 이 두 층의 자화 방향이 서로 평행할 때에 전자들의 터널링이 쉽게 일어나고, 따라서 저항이 낮다. 반대로 자기 방향이 서로 반대일 때에는 전자들의 터널링이 일어나기 힘들고, 따라서 저항은 높다.
이것은 전류가 2개의 서로 다른 스핀으로 구성되어 있는 것에 기인한다. 따라서 이것은 전류의 스핀들과 두 개의 강자성체의 페르미 레벨에서의 상태 밀도와 관련된다.
디바이스에 MTJ 구조를 적용할 때에는 두 개의 강자성체 층들 중에서 하나는 높은 보자력을 갖게 만듦으로써, 그 자화 방향을 고정시키고, 또 다른 층은 낮은 보자력을 갖게 만듦으로써, 그 자화 방향이 쉽게 변화될 수 있도록 설계한다.
저항은 두 개의 자화 방향간의 각도에 의존하므로, 이러한 구조에서는 작은 자기장에서도 쉽게 저항을 변화시킬 수 있다.
지난 50년 동안, 자기 모멘트(magnetic moment)를 스위치 시키는 유일한 방법은 자기장을 이용하는 것이었다. 그렇지만, 자기장은 디바이스 측면에서는 제약이 많다.
최근에 자기 모멘트를 스위치 시키는 방법으로 외부자기장을 가해주는 방법 이외에 새로운 방법들이 제안되고 있다.
그 중에 가장 주목받고 있는 것이 스핀-편향 전류(spin-polarized electric current)이다. 전류는 스핀에 의존하는 산란 과정으로 인해 자화된 매질을 통과하면서 편향(polarized)될 수 있다.
일반적인 전류는 스핀-up과 스핀-down된 전자들의 수가 동일하다. 반면, 스핀-편향된 전류는 이 둘의 수가 동일하지 않고, 어느 한 쪽이 우월하게 많다. 스핀에 의존하는 산란(spin dependent scattering) 효과 때문에, 자화된 매질을 전류가 통과하면 스핀 편향된 전류가 생성된다.
스핀 편향된 전류가 자기 비트(magnetic bit)를 통과하게 되면, 스핀 토크에 의해서 자기 비트의 자기 모멘트 방향을 바꿀 수 있다. 이것이 스핀 전달 토크(spin transfer torque) 현상이다.
이러한 스핀 편향된 전류는 나노스케일의 메모리 소자의 자화 방향을 스위치 시키는 데에 사용될 수 있다. 따라서 MRAM에 이러한 기술을 이용하고자 하는 연구들이 진행되고 있다.
일반적인 MRAM 아키텍처는 1T/1R 구성을 갖는다. MRAM 메모리를 상용화하는 데에는 풀어야 할 장벽들이 있다. 그 중에 하나는 매우 높은 전류밀도가 데이터를 기록하는 데에 필요하다는 것이다. 그 외에도 electromigration과 신뢰성도 커다란 문제들이다.
분자 메모리(Molecular memory)
연구 동기 및 배경
분자를 기반으로 한 디바이스는 기존의 실리콘을 기반으로 한 디바이스에 비해서, 저 비용, 보다 단순한 제조 공정, 손쉽고 작게 제작하거나 작은 파워 소모가 가능할 것으로 기대된다.
분자 디바이스는 두 가지 방향으로 연구가 진행되고 있다.
분자 재료에 대한 연구가 하나인데, 이것은 '탑다운'방식을 이용해서 기존의 광전자에 사용되고 있는 유기(organic) 물질들에 대한 연구라고 할 수 있다.
또 다른 방향은 개별적인 유기 분자나 원자 그룹들에 대한 연구이다. 리소그래피를 이용하는 기존의'탑다운' 방식에 비해서 이러한 '버톰업'방식은 나노스케일 디바이스를 결함 없이 좀 더 정확하게, 저비용으로 만들 수 있을 것으로 기대된다.
분자 디바이스의 스위칭은 양자 효과나 전기 기계적(electromechanical) 효과, 전기 화학적(electrochemical)효과, 또는 Photoactive 효과를 이용한다.
분자 디바이스의 기본적인 형태는 그림 9에서 보이듯이 스위칭을 일으킬 수 있는 핵심 분자들과 금속 전극을 연결해 주는 또 다른 분자들로 구성된다.
이러한 핵심 분자는 데이터를 저장할 수 있기 때문에, 매우 작은 디바이스를 만드는 것이 가능하고 따라서 기록 저장 밀도를 매우 높일 수 있다.
분자 메모리 개발
보편적인 분자 메모리 디바이스는 나노와이어가 크로스 바 어레이(cross-bar array)형태로 분자들을 샌드위치 한 형태이다. 이 구조에서 전압을 가하면, 분자를 통한 전기저항이 감소함으로써 스위치를 'on'하게 되고, 이러한 방식으로 데이터를 기록할 수 있다.
다른 세기의 전압을 가함으로써 스위치를 'off'할 수도 있다. 그렇지만, 이러한 분자 셀을 쓰거나 읽는 것에 대한 좀 더 효과적이고 신뢰성 있는 방법에 대한 연구가 필요하다.
분자 메모리는 빠른 속도, 안정되고 낮은 파워 동작, 미세한 접촉(contact)효과, 긴 수명들이 장점으로 예상된다.
분자 메모리의 예들
(1) Porphyrins
Porphyrins을 기반으로 하는 고분자는 전기 전하를 저장할 수 있다.
이러한 porphyrins을 이용한 분자 메모리에서는 임계 전압 이상의 전압에서 물질들은 산화되고, 전기 전하를 배출하고, 이에 따라 저항이 증가된다. 이 과정은 가역적이어서 적절한 바이어스 전압을 메모리 디바이스에 가해줌으로써, 프로그래밍이나 데이터 소거가 가능하다.
Porphyrins은 1-2V의 낮은 전압 동작, 수 분정도의 전하 retention 시간, 높은 커패시터 밀도를 가지고 있어 높은 메모리 밀도와 낮은 전력 소모가 예상된다.
(2) Self-assembeld monolayers(SAMs)
금 전극 사이에 서로 다른 2개의 SAM을 샌드위치 시키면, 가해지는 전기장의 세기에 전도도가 커지거나 작아진다.
(3) Oligo(phenylene ethynylens)s(OPEs)
Oligo 내의 nitro 그룹내 redox 센터가 전자를 받아 들이냐에 따라 스위칭 거동을 보인다.
(4) 분자 스위치
분자 기계적인 복합체들인 Catenane 또는 Rotaxanes을 이용해서 고체 상태에서, 2가지 안정된 상태를 갖는 스위치가 가능하다.
이들 분자들 사이에 가해주는 전압의 세기에 따라, 산화-환원 반응이 이들 구조 내에서 일어나고, 이것은 이들 분자의 전도도를 바꾸어준다.
카본 나노 튜브를 기반으로 하는 메모리 디바이스
카본나노튜브(Carbon nanotube, CNT)를 메모리 디바이스에 응용하고자 하는 연구들이 진행되어 오고 있다. 즉, 카본나노튜브가 이력곡선(hysteresis)을 가지게 되면 메모리로 이용할 수 있기 때문이다.
이력곡선은 주어진 게이트 전압에서 두 개의 구분되는 전류 레벨을 나타내고, 이것은 두 개의 논리 상태(logic states)를 나타낼 수 있다.
이력곡선을 가지기 위한 시도로서는 카본나노튜브에 다른 층이나 나노입자를 추가해서 트랩 사이트(trapping sites)를 생성하거나, 나노튜브 표면에 물이나 다른 분자를 흡수시키는 방법이 있을 수 있다.
산소 플라즈마를 이용해서 산화반응과 관련된 결함을 카본나노튜브에 만들면, 이러한 결함이 전하 저장 트랩(charge storage trap)의 역할을 할 수 있다. 물 분자가 나노튜브에 흡수되어도 이력곡선을 만드는데, 이것은 CNT-FET의 비휘발성 메모리 효과로 많이 연구되고 있다.
즉, CNT를 ONO(oxide-nitride-oxide)구조와 연결시키고, 4V의 높은 전압을 카본나노튜브에 가하면, 전하들이 CNT에서 터널링 되어 나와서 ONO 층의 트랩에 갇히고, 이것은 뚜렷한 이력곡선을 나타낸다.
플래시 메모리 디바이스에서 전하 저장 노드(charge storage node)로는 실리콘이나 게르마늄 나노결정(nanocrystal)을 사용한다.
이러한 나노결정을 카본나노튜브로 대체하고자 하는 시도들이 있다. 또 다른 시도는 카본나노튜브를 반도체로, 강유전체 박막을 게이트 절연체로 사용해서 FET를 만드는 것이다.
카본나노튜브를 두 개의 실리콘 전극사이에 다리 모양으로 걸치게 하는 방법을 이용해서 100ns의 쓰기/읽기 속도와 104 사이클이 가능한 것으로 보고되었다.
카본나노튜브를 실험실에서 하나씩 정렬하는 것은 가능하지만, 대량으로 정렬하는 것은 어렵다.
이것이 실제로 카본나노튜브를 제품 생산에 적용시키지 못하는 가장 큰 걸림돌이다. 이에 대한 대안으로 대량의 카본나노튜브 뭉치를 디바이스에 이용하는 것이 있을 수 있다.
이 방법을 이용해서 10ms의 메모리 동작과 104 사이클이 가능한 것으로 보고되었다.
Memristors
메모리-저항(memory-resistor)의 줄임말이 memristor 이다. 여기에서 저항은 시스템의 내부 상태(internal state)에 의존하고, 물리화학적 공정, 예를 들어, 상전이(phase transition)나 전하(charge)를 띠는 물질의 이동 또는 스핀의 분극(polarization) 등에 의해 이러한 내부 상태를 변화시킬 수 있다.
여기에서는 전하를 가진 물질의 이동, 즉 외부 전기장에 의한 전자나 이온의 드리프트(drift)에 초점을 두도록 하겠다.
Memristor의 기원에 대해 설명하기 위해서는 전기 공학의 기본 개념부터 시작해야 한다.
회로에는 4가지 기본 파라미터들이 있다: 전하q, 전류i, 전압v, 그리고 자기 유속(flux) φ. 또한 전류와 전하사이에는 다음과 같은 관계가 있다: I=dq/dt.
전압과 유속사이에는 다음과 같은 관계가 있다: v=dφ/dt. 또한 회로의 기본 요소들 간에는 다음과 같은 관계들이 성립한다. 저항 R=dv/di, 커패시터 C=dq/dv, 인덕턴스 L=dφ/di.
앞에서 정의한 전하, 전류, 전압, 자기 유속과 회로의 기본 요소들인 저항, 커패시터, 인덕턴스들의 관계들을 그림 10에 나타내었다. 그림에서 보듯이, 전하q.와 자기 유속 φ사이에도 다음과 같은 관계가 존재할 수 있음을 알 수 있다:
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