아날로그IC



아날로그 및 디지털 IC의 생산은 본질적으로 다르다. 디지털 IC는 스캔 패턴으로 테스트되는 기능을 제공하는 반면 아날로그 IC는 그 기능의 성능을 규정한다. 또한, 이 성능은 온도에 따라 변하기 마련이며, 정기적으로 컨트롤해야 하는 테스트 장비의 정확도와 재현성에는 한계가 있다. 장기적이고 안정적인 성능을 확보하기 위해서는 몇 가지 툴을 정의해야 한다. TI에서는 이 툴을 '온도 특성화' '랩-투-파이널 상관관계' '능력 검토' '상관관계 폐쇄' 및 '품질 관리 실행'으로 알려져 있다. 본 글은 이 툴에 대해 설명한다.

글 : Frank Ohnhaeuser
텍사스 인스트루먼트 / www.ti.com

아날로그 및 디지털 IC의 생산은 본질적으로 다르다. 디지털 IC는 스캔 패턴으로 테스트되는 기능을 제공하는 반면에 아날로그 IC는 그 기능의 성능을 규정한다. 또한, 이 성능은 온도에 따라 변하기 마련이며, 정기적으로 컨트롤해야 하는 테스트 장비의 정확도와 재현성에는 한계가 있다. 장기적이고 안정적인 성능을 확보하기 위해서는 몇 가지 툴을 정의내려야 한다. TI에서는 이 툴을 '온도 특성화(Temperature Characterization)' '랩-투-파이널 상관관계(Lab-to-Final Correlation)' '능력 검토(Capability Study)' '상관관계 폐쇄(Correlation Lockout)' 및 '품질 관리 실행(Quality Control Run)'으로 알려져 있다. 본 글은 이 툴에 대해 설명한다.
아날로그 IC는 디지털 로직 레벨, 기능 및 속도뿐만 아니라 아날로그 정확도도 규정한다. 연산 증폭기의 경우, 이 사양들은 100μV의 최대 오프셋 오차, 120dB 이상의 개방 루프 이득,               의 낮은 잡음 밀도, -100dB의 총 고조파 왜곡 또는 전력 소비가 될 것이다. ADC(Analog to Digital Converter)의 전형적인 사양들은 오프셋 오차, 이득 오차, 미분 및 적분 선형성, 잡음 성능 등이며, ADC에 대한 테스트 정확도는 주로 마이크로 볼트 정도여야 한다.
이 중요한 파라미터들을 데이터시트의 최소 및 최대값으로 확인하는 경우, 각각의 단일 디바이스에 따라 이 파라미터들을 측정해 봐야한다. 순수한 기능 테스트나 통계상의 테스트로는 충분하지 않으며, 데이터시트 한계와 최종 테스트 한계 간에 보호대역을 마련해야 한다. 이 보호대역은 온도 변화나 한정된 테스트 정확도와 같은 파라미터 편이를 다루게 된다. 상관관계 테스트를 이행하여 테스트 시스템의 장기적인 정확도를 확보하고, 생산 테스트의 최종 단계에 품질 관리 테스트를 추가하여 생산이 이루어지는 동안 테스트 시스템을 안정적으로 유지한다.
온도 편차
아날로그 IC의 파라미터는 온도에 따라 변한다. 일례로, 출력 전압의 조절에 영향을 미치는 연산 증폭기의 개방 루프 이득(open loop gain)이 변하면, 증폭기 오프셋도 변하게 된다. 데이터시트 내의 사양은 지정된 온도 범위에 대하여 보장되며 일반적으로 산업용 제품의 경우 -40℃~85℃이다. 원칙적으로는 생산 테스트 시, 전체 온도 범위에 대하여 IC를 테스트해야 한다. 그러나 이는 기술적으로나 경제적으로 비현실적이다. 하이엔드 제품의 경우, 실온에서의 테스트 비용만 하더라도 다이 비용을 상회한다. 더욱이 영하의 온도에서는 공기 중의 습기가 응축되어 테스트 보드 상에 결빙된다. 이 응축 반응이 누설 전류와 단락을 유발하여, 테스트의 재현성을 무효로 만든다.
한 가지 대안은 온도 범위에 대한 IC 동작(behavior)의 광범위한 특성화이다. 특성화 데이터를 이용하여 데이터시트 상의 각 사양의 평균 편차(drift)와 편차 변화를 정한다. 평균 편차에 표준 편차의 3배를 더한 것을 이용하여 최대 편차를 정한다. 이런 방식으로 최소 및 최대 사양 한계에서 최대 편차를 빼는 경우, 실온에서만 최종 테스트를 행할 수 있다. 실온에서의 테스트는 데이터시트 상의 사양 한계가 아닌 최종 테스트 한계로 불리는 축소된 한계에 대한 테스트가 이루어진다. 데이터시트 사양과 최종 테스트 한계 간의 델타를 보호대역이라고 한다.
일례로, ADC의 오프셋이 ±500μV로 규정되어 있고 최대 음과 양의 편차가 +154μV와 -146μV일 경우, 최종 테스트 한계는 346μV와 -354μV가 된다. 이 최종 테스트 한계를 통과한 부품만이 판매될 수 있다.
그림 1, 그림 2 및 표 1에는 이러한 예가 더욱 자세히 설명되어 있다. 그림 1에는 다양한 온도에서 100 ADC의 오프셋 분포를 나타낸 것이다. 그런 다음 각각의 ADC에 대하여 오프셋 편차를 계산했으며, 편차의 분포는 그림 2에 나와 있다.

능력 검토
상기 특성화는 여러 온도에 대한 편차를 검토한 것이다. 이와 유사한 방식으로 능력 검토는 여러 테스트 시스템에 대한 파라미터의 편이를 평가한다. 오염된 접촉기(contactor)는 피시험 디바이스의 접지 연결에 높은 저항을 유발시켜 내부 안정화 시간이 길어질 수 있으며, 테스트기의 정확도 자체가 제한된다.
이 밖에도 테스트 시스템은 여러 디바이스를 동시에 테스트할 수 있는 능력을 갖추고 있다. 따라서 테스트 보드는 테스트기의 다양한 리소스로 재전송되는 여러 사이트를 제공해야 한다. 이 사이트들이 PCB 레이아웃 상에서 대칭을 유지하더라도 이러한 자원들에 대한 배선은 서로 달라야 하며 다소 현저한 파라미터의 편이를 유발시키게 된다.
테스트 허용오차로 인해 사양을 벗어나는 파라미터를 가진 디바이스를 ‘양호‘한 것으로 판정할 수도 있다. 능력 검토 실행의 목표는 테스트 부정확도에 대한 보호대역의 생성이다. 따라서 여러 가지 테스트 보드, 테스트 사이트 및 테스트기를 고려해야 한다.
능력 검토의 경우, 최소한 두 테스트 보드의 각 사이트에서 24유니트를 테스트한다. 그런 다음 최소한 하나 이상의 테스트기에서 측정을 반복한다. 그림 3은 오프셋 측정에 대한 능력 검토의 전형적인 데이터의 예를 보여주고 있다. 'c1'과 'c2'는 사용된 테스트 시스템을, 그리고 'b3'과 'b4'는 양 테스트 보드를 나타낸다. 이 데이터를 이용하여 각 사양에 대한 테스트 정확도의 표준 편차를 산출한다.
온도 특성화와 동일하게, 3배의 표준 편차를 보호대역에 더한다. 온도 및 능력 검토의 표준 편차가 모두 가우스 분포(Gaussian distribution)를 나타낼 경우, 이들을 기하학적으로 더할 수 있다. 이런 식으로, 총 보호대역을 다음과 같이 산출할 수 있다:
Guardband = averagedrift±√stdev2drift+stdev2test
그림 3의 예에서 오프셋의 테스트 정확도는 표준 편차가 37μV이므로 표 2에 나와 있는 바와 같이 최종 보호대역이 산출된다.
이 예는 오프셋이 0.283μV와 -0.282μV의 한계를 초과할 경우, IC의 테스트 결과가 '불량'임을 나타낸다. 이 한계는 보증된 사양의 약 절반 수준이다.

랩-투-파이널 상관관계
상기 능력 검토는 다양한 테스트 셋업의 변화를 다루는데 이용된다. 하지만 이는 파라미터의 정확한 측정을 보장하지 않는다. 일례로 ADC 입력의 구동 증폭기의 대역폭이 너무 낮을 경우, MSB 전이(transition)가 왜곡을 나타낼 수 있다. MSB의 길이를 달리 트리밍(trimming) 하면 이 효과를 일부 보상할 수 있다. 트림(trim)과 제조 테스트가 최종 테스트 시스템 상에서 함께 이루어지는 경우, 고객에게 잘못 트림된 제품을 전달할 수도 있다. 이러한 문제는 랩 최종 상관관계에서 방지해야 한다.
하이엔드 제품의 경우, 일반적으로 두 가지 다른 테스트 솔루션이 사용되고 있다. 그 하나는 개발 엔지니어가 제품의 성능을 검토하고 지속적으로 개선하기 위하여 랩에서 사용하는 것이고, 두 번째 테스트 솔루션은 양산을 위해 테스트 시스템에서 사용되는 것이다.
랩 최종 상관관계의 경우, 양 테스트 셋업에서 10 유닛을 테스트한다. 두 데이터가 능력 보호대역 내에서 상관관계에 있는 경우, 제조 테스트만을 인정한다. 따라서 랩 최종 상관관계는 제조 테스트의 초기 정확도를 확보하지만, 시간에 따른 성능을 보장하지는 않는다. 이는 상관관계 폐쇄로 컨트롤된다.

상관관계 폐쇄
능력 검토는 테스트 솔루션의 최대 오차에 대한 보호대역을 정하는데 쓰인다. 테스트 솔루션의 장기적인 안정성을 위해서는 테스트 셋업을 컨트롤하여 그 부정확도가 능력 검토에서 정해진 최대 오차를 초과하지 않도록 해야 한다. 일례로 수백만 개의 IC를 테스트한 후에 흔히 생길 수 있는 접촉기의 오염이나 파손 시에 그러한 경우가 발생가능하다. 오염은 접촉 저항을 증가시켜, 영향을 받는 접촉에 아날로그 입력 핀이나 급전 핀이 포함될 경우, 오프셋 또는 선형성에 영향을 미칠 수 있다. 상관관계 폐쇄의 경우, 기지의 10 유닛 데이터를 개발 프로세스의 일부로 시스템에 저장한다. 제조 테스트를 시작하기 전에 이 10 유닛을 다시 테스트하여 그 데이터를 초기 데이터와 비교한다. 능력 검토의 보호대역 이상으로 차이가 나지 않을 경우, 제조 테스트를 시작할 수 있다. 보호대역 이상으로 차이가 난다면, 테스트 설정은 유효하지 않으며 개선되어야 한다.

품질 관리 실행
상관관계 폐쇄는 제조 시작 시점에서 테스트 정확도가 유효한 지를 검증한다. 그러나 주의할 것은 부품은 제조 테스트 중에 고장 가능성이 있다는 것이다. 일례로 릴레이(relay)가 고장 날 경우 피시험 장치의 공급 전류를 차단한 뒤에도 전압이 활성인 상태로 남게 되어 IC에 손상을 일으킬 수 있다. 또 다른 예로는 IC가 접촉기 내에 고정될(clamped) 수 있다. 그 뒤의 모든 IC들은 고정된 IC 상에서만 프레스되어, 그 다음의 IC들을 테스트하는 것이 아니라 고정된 IC를 반복적으로 테스트하게 된다.
테스트된 디바이스들의 일부를 2차 테스트하면 이러한 문제 파악은 가능하다. 여기서는 디바이스를 최종 테스트 한계에 대하여 테스트하는 것이 아니라, 데이터시트에 보증되어 있는 사양에 대하여 테스트한다. 재 테스트를 해야 할 디바이스의 수량 X를 전형적인 테스트 수율과 ‘불량‘ 디바이스가 고객에게 출하될 최대 허용 확률로 산출할 수 있다. 전형적인 테스트 수율이 95%이고 출하된 디바이스의 불합격률이 1ppm 미만일 경우, 다음의 식이 유효하게 된다.

0.95x < 0.000001 또는 X > log(0.000001)/log(0.95)/log(0.95)=270=270

1ppm 미만의 불합격률을 유지하려면 270개의 디바이스를 재테스트 해야 한다.

품질 플로우
그림 4에 완전한 품질 플로우가 나와 있으며, 이 순서도는 두 영역으로 나뉘어져 있다. 첫 번째는 개발 프로세스에서 이행되어야 할 직무가 나열되어 있다. 여기에는 제조 테스트를 위한 보호대역의 산출에 쓰이는 랩 최종 상관관계와 더불어 온도 특성화 및 능력 검토가 포함되어 있다. 두 번째 영역에는 제조 흐름이 나와 있다.
생산에 들어가기 앞서 상관관계 폐쇄 테스트를 통과해야 한다. 통과될 경우, 최종 테스트 한계에 대한 생산을 개시할 수 있다. 생산이 완료된 후, 품질 관리 테스트를 실행해야 한다. 이 모든 테스트를 통과하면 디바이스를 고객에게 출하할 수 있다.

>>> 저자소개

Frank Ohnhauser는 독일 Erlangen 소재 프리드리히 알렉산더 대학에서 전기공학을 전공하였다. 그는 1996년부터 버 브라운 회사(2000년도에 TI가 인수)에서 ADS의 개발을 담당하고 있으며, 고속 SAR ADC 및 모터 컨트롤용 동시 샘플링 기능을 갖춘 ADC의 전문가이다.

 

  25℃ 85℃ -40℃ △(85℃~25℃) △(-40℃~25℃)
  Offset(mV) Offset(mV) Offset(mV) Offset Drift(mV)  Offset Drift(mV)
 1 0.066 -0.034 0.171 -0.100 0.105
 2 0.044 -0.062 0.121 -0.106 0.077
 3 0.105 0.020 0.155 -0.085 0.050
 4 0.059 -0.024 0.147 -0.083 0.088
 5 0.043 -0.028 0.161 -0.071 0.118
 6 0.053 -0.035 0.165 -0.088 0.112
 7 0.085 0.005 0.174 -0.080 0.089
 8 0.037 -0.083 0.108 -0.120 0.071
 9 0.062 -0.045 0.128 -0.107 0.066
 10 0.034 -0.083 0.137 -0.117 0.103
   Average Drift  -0.096 0.088
   Stdev Drift  0.017 0.022

   Specification    -0.500 0.500
  Guardband=       Average±3·Stdev  -0.146 0.154
  Test Limit=            Specification±Guardband -0.354 0.346

표 1. 온도 특성화에 대한 보호대역의 산출

 

 Average dirft ` -0.096              0.088
 Stdev drift  0.017              0.022
 Stdev test  0.037              0.037
 Specification  -0.500              0.500
 Guardband  -0.218              0.217                    = Averagedrift±3·sqrt(stdevdrift2+stdevtest2)
 Test Limit  -0.282              0.283                   = Specification +/- Guardband

표 2. 온도 편차 및 테스트 정확도에 대한 보호대역으로 산출한 테스트 한계
 
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