ECTC 2008 리뷰; 전자부품 및 패키징 컨퍼런스

KOSEN Reports

글 : 윤승욱 / IME(Institute of Microelectronics)학회 논문 발표 개요2008년도 ECTC 학회는 마이크로 패키징 분야에서 가장 권위 있는 학회로 올해엔 344 편의 논문이 발표되었다. 반도체 시스템 패키징 기술은 재료, 공정, 장비, 신뢰성 그리고 응용기술 모두가 서로 잘 융합되어 최종 제품으로 생산되며, 현재 휴대용 전자제품의 소형화, 경량화 그리고 다기능화가 가격경쟁력을 주도하는 기술이라고 할 수 있다. 최근 들어 휴대폰, PDA, 노트북 컴퓨터와 같은 휴대용 모바일 제품, 엔터테인먼트, 보안, 바이오메디컬과 같은 새로운 응용분야에서의 다기능 칩의 요구, 고사양 컴퓨터에 대한 시장 및 기술적 요구로 인해 반도체 패키징 시장도 큰 성장을 이루며 반도체 산업에서 중요한 위치를 찾아가고 있다. 근간 실리콘을 이용한 광 접속과 광 인터커넥션이 새롭게 부각되면서 기존의 고속 통신응용에서 반도체 신호전달의 방법으로 그 응용이 새롭게 부각되고 있는 가운데 5~10년 이후 구리 전도선을 대체할 새로운 기술로 꾸준히 연구 개발 중이다. 올해에는 TSV 기술을 포함한 3D 융합기술분야가 가장 각광을 받았다. 3D 융합기술과 관련하여 전체 5개의 세션에서 30여 편 이상의 논문이 발표되었다는 사실만으로도 그 중요성과 관심을 짐작할 수 있다. 아래 표에 이번 학회의 전반적인 사항을 나타내었다.3일 동안의 학회 발표와 함께 논문발표 하루 전에 16개의 전문 개발 코스가 개최되었으며, 많은 연구원들과 엔지니어들이 참석하여 새로운 기술을 배우고 서로 교류하며, 각자의 연구 분야에 대해서도 논의하는 모습을 볼 수 있었다.이번 학회에서는 나노 재료 기술, 마이크로 솔더/구리 범프, 전자이동, 3D 시스템 패키징에 대한 발표들이 눈에 띄었다. TSV(through silicon via)[1], WLP(wafer level packaging) 등과 같은 실리콘 기반으로의 패키징 기술들도 계속해서 발표되었다. 이번 학회에서 가장 크게 부각된 것은 3D(3차원) 패키징에 대한 많은 사람들의 관심이었다. 작년 학회에서도 많은 논문들이 발표되었지만 이번 학회에서는 기술적으로 작년에 비해 많이 향상되고 문제점들을 해결한 논문들이 대거 발표되었다. 웨이퍼 적층기술, 칩 투 웨이퍼, 칩 투 칩 적층, 그리고 웨이퍼 관통 홀 접속기술과 관련된 논문 발표장에는 250개의 좌석이 넘는 넓은 홀에 자리가 모자랄 정도로 많은 청중들이 모여들어 이 기술에 대한 관심을 보여주었다. 또한 Q&A 세션에서도 평균 4~5명들이 나와 줄 서서 기다리는 모습을 통해서도 많은 회사에서 3차원 패키징에 대해 관심을 가지고 있음을 실감할 수 있었다. 인텔, AMD, IBM과 같은 칩 메이커 회사들, Amkor, ASE, SPIL, Stats chippac과 같은 패키징 하우스들이 발표에 참석했다.또한 70여 개의 장비, 소프트웨어 및 재료업체들이 참석한 전시회에서는 각 회사에서 고령의 전문 엔지니어들이 직접 부스에 나와 기술적인 문제들을 함께 이야기하고 나누는 모습을 볼 수 있었는데, 전문 엔지니어로서 고령에도 불구하고 젊은 연구원들과 즐겁고 힘차게 토론하는 모습이 매우 인상적이었다.또한 패키징 분야에서 일하는 한국 엔지니어, 연구원, 교수 등 30여명이 넘는 한국인들이 참석해 논문을 발표했다. 또한 Amkor, Stats ChipPAC 등 한국에서 시작한 어셈블리/패키징 업체뿐만 아니라 해외 연구소 및 다국적 기업에서 활발히 활동하는 많은 한국인들을 보면서 마이크로 시스템 패키징 분야에서의 한국의 위상을 다시 한번 실감할 수 있었다. 이번 학회에서 발표된 세션은 모두 39개이고, 이 중 36개의 세션은 논문발표, 3개의 세션은 포스터 논문이 발표되었다. 각 세션의 주요 논문은 뒤에서 정리하기로 한다.최신 연구 동향사실 이번 학회도 전번 학회와 비교했을 때 눈에 띄는 방향전환이 있었다. 그 중 몇 가지 두드러진 패키징 연구 동향은 다음 3가지로 크게 특징지어진다.- 어드밴스드 일렉트로닉 패키징 머터리얼 : 점차 반도체 패키징의 경계와 반도체 소자 공정의 경계가 불분명해지면서 소자 공정에 사용되던 기술들이 다시 새로운 패키징 기술들로 소개되고, 개선된 성능의 요구에 따라 새로운 재료들이 계속해서 연구 개발되고 있다. 나노 재료에서 가장 큰 응용이 이루어지고 있으며, 또 새로운 폴리머재료, 접착제, 필름, 기판 재료, 구리 솔더 접속, 저융점솔더, 그리고 새로운 도금액 등에 대한 발표가 눈에 띄게 많이 보였다. 무연 솔더 재료에 대한 새로운 보고도 특히 많았는데, 최근 들어 휴대용 전자제품에서 낙하 충격과 관련된 충격 신뢰성에 대한 관심이 높아지면서 이에 관련된 논문과 발표가 많았다. 특히 플립칩 패키징이 최근 들어 인텔 사우스브릿지 칩셋과 휴대용 제품에도 많이 사용되고 있으며, 점차 감소하는 피치에 대응하기 위해 새로운 기판 기술과 재료들이 많이 연구되어 있다.- TSV 3D 패키징 기술 : 3차원 패키징은 최근 들어 그 중요도가 매우 높아지고 있는 분야이다. 현재 반도체 기술로서 무어의 법칙을 계속 진행시키기 어렵다는 평가에 ‘무어보다 더(More than Moore) 라는 모토로 새롭게 칩이나 웨이퍼를 3차원으로 적층하여 집적도를 3~5배로 증가시키는 방법으로, 이번에는 현실적으로 양산과 저가격으로 TSV를 형성하기 위한 노력들이 많이 보고되었다. 3차원 연결방법은 특히 웨이퍼 관통 홀을 이용하여 칩과 칩을 연결시키는 방법이 90%이상 주류를 이루었다. 또한 공정 자체뿐만 아니라, 전기적, 열적 그리고 구조적/기계적인 특성 또한 신뢰성에 대한 많은 연구와 보고가 있었다. 그림 2에서와 같이 TSV와 웨이퍼 패키징 기술을 기반으로 하여 다양한 기능의 칩들을 서로 연결하는 하이브리드 기술의 시대가 도래하고 있다.- 패키지 관련 기술 : 현재의 패키지 기술은 대부분 시스템 업체나 컴포넌트 업체의 요구에 따라 개발되고 있다. 그 중 가장 큰 예가 PoP(package on package)[2]나 PiP(package in package)[3]이다. 제품의 용도나 요구상황에 맞도록 적합한 기술을 공동으로 개발하는 노력이 계속되고 있다. 본 학회에서도 시스템, 소자 회사가 패키징 회사와 공동으로 발표한 논문들이 많이 눈에 띄었다. 세계적으로 반도체 패키징하우스(Amkor, STATS CHIPPAC, ASE, SPIL, UTAC)나 범핑하우스(NEPES, UNITIVE) 대부분은 아시아, 특히 중국과 동남아시아에 주로 위치해 있고 이들은 또한 파운드리 업체들과 공동개발이란 긴밀한 협조 체제를 구축하고 있다. 대만의 ITRI(Industrial Technology Research Institute)나 홍콩의 ASTRI(Advanced Science and Technology Research Institute)의 발표들은 상당히 수준 있는 연구를 수행하고 있음을 보여줬고, 특히 응용 기술적인 접근에서는 꽤 높은 수준이었다. 또한 많은 중국출신 엔지니어들이 인텔, IBM, AMD, 노키아, 브로드컴, 퀄컴과 같은 미국과 세계의 각 유수 기업체에서 활발히 활동하는 것을 보면서 조만간 중국이 마이크로 시스템 패키징 분야에서 한국을 앞서는 세계적인 기술선진국이 될 수 있을 것이라는 생각이 들었다. 한국에서도 많은 논문들이 제출되었고 또한 해외 다국적 기업에서 연구하는 한국 연구원들도 물론 좋은 논문들을 많이 발표했다.주요 논문 발표 정리웨이퍼 레벨 임베디드 테크놀로지, TSV, 새로운 패키징 소재들, 전자이동, WLP 신뢰성, 무연 솔더 그리고 3D 패키징에 관련된 부분에 대해 중점적으로 논문을 정리했다. 또한 기존 패키징 기술에 대한 발표보다는 새로운 기술과 적용에 관한 발표 논문을 중점적으로 정리하였다. 정리한 내용들은 논문발표집(proceeding)과 발표내용을 참조하여 정리하였음을 밝힌다.3D Stacking of Chips with Electrical and Microfluidic I/O Interconnects이 논문은 3차원 TSV를 통해 전기적 신호, 파워전달 그리고 미세유체를 이용해 전체 모듈을 냉각하는 방법에 대해 논하였다. 반도체 소자의 노드 기술의 발달에 따라 점차 더 높은 파워가 사용되고 이에 따른 열방출 문제가 심각해지고 있다(그림 3). 이 논문에서는 그림 4에서와 같이 열방출 마이크로 채널과 TSEV(through silicon electrical via) 형성 칩들을 수직으로 접합하여 모듈을 형성하였다.각 공정은 반도체 TSV공정(SiN, SiO2 증착, DRIE 에칭, RDL형성)을 사용하였고 그림 5와 같이 솔더 접합과 언더필 폴리머를 사용하여 실링효과를 가져왔다. 조립완성 후 냉각파이프를 연결하여(그림 6) 3차원 쿨링 특성을 평가하였다. 이 논문은 칩이 소형화되면서 발생하는 열적 문제를 강제적 액체냉각을 통해 모듈내부까지 충분한 열방출을 이루려는 목적으로 진행되었다.Technology Platform for 3D Stacking of Thinned Embedded Dies이 논문은 IMEC에서 발표된 논문으로 칩 두께가 15um(참조로 종이 한 장이 50um두께)로 웨이퍼 상에서 BCB와 RDL[4]공정을 사용하여 칩들을 서로 연결하고 이렇게 준비된 2장의 웨이퍼를 서로 붙여서 적층하는 기술을 보고하였다(그림 7). 2000년도 초에 IBM에서 300mm 웨이퍼에 회로를 형성하고 이를 트랜스퍼하여 적층하는 논문이 보고되었는데, 같은 기법으로 임베디드 칩을 적층하였다. 현재 많이 연구 중인 TSV를 대체하는 하나의 대안으로 제시하였다.이와 같은 기술은 아주 얇은 칩을 다루기 때문에 접합공정에 주의가 필요하며 또한 캐리어 웨이퍼에서 임베딩 층을 쉽게 분리시켜 접합할 수 있도록 사용되는 희생폴리머(sacrificial polymer)나 접착제 등의 연구가 매우 중요하다. 그림 9에서와 같이 17마이크론의 두께, 5mm×5mm 크기의 디바이스를 2개 임베딩한 시편을 준비하였고 전제 두께는 30마이크론이다. 이러한 기술은 현재 Fanout-WLP와 TSV기술의 하이브리드로 볼 수 있다. 하지만 칩의 크기가 너무 얇게 되면 실리콘의 결점밀도가 증가하여 고성능 칩의 성능을 떨어뜨린다는 문제점이 제시되고 있다. 이 논문에서와 같이 칩을 정밀하게 위치시킬 수 있고 신뢰성만 확보할 수 있으면 이와 같은 3차원 적층기술로 다양한 응용분야를 찾을 수 있을 것이다.A Comprehensive Parallel Study on the Board Level Reliability of SAC, SACX and SCN Solders중국의 경우 자체적인 독특한 RoHS(Restriction of Hazard Substances) 규격을 지향하고 있어 이에 대한 관찰이 필요하다. 이 논문은 Sn 3.0%, Ag 0.5%, Cu(SAC305), Sn 3.8%, Ag 0.7%, Cu(SAC387), Sn 3.0%, Ag 0.6%, Cu 0.01%, Ce(SACC), Sn 2.5%, Ag 0.8%, Cu 0.5%, Sb (SACS), Sn 0.7%, Cu 0.05%, Ni(SCN)의 다양한 솔더 재료를 사용하여 QFN과 BGA 패키지에서 보드상태의 접속신뢰성을 연구한 논문이다. 다양한 신뢰성 실험 테스트, accelerated thermal cycling, package shear/pull, bending and drop tests 등을 실시하였고 5개 솔더의 특성을 비교하였다.a) QFN, PBGA 패키지 모두에서 온도 사이클 신뢰성 실험 결과, SCN 솔더가 SAC 솔더와 유사한 온도 사이클 특성을 가지고 있으며, SACC 솔더가 SAC 솔더보다 상대적으로 낮은 특성을 보였다.b) package shear/pull 테스트에서는 SCN 솔더가 SAC계 솔더들 보다 낮은 특성을 보였는데 이는 그림 11에서와 같이 두꺼운 금속간 화합물에 기인한다. SAC305, SAC387, SACS 그리고 SACC는 유사한 특성을 보였다.c) 4포인트 벤딩 테스트에서는 SCN 솔더가 SAC계 솔더들 보다 월등히 좋은 특성을 보였다. SAC305와 SACS가 SAC387와 SACC보다 좋은 특성을 보였다.d) 낙하 테스트에서는 SACS가 다른 SAC 솔더들 보다 좋은 특성을 보였다. SACC 솔더가 SAC계 솔더 중 가장 낮은 특성을 나타냈고, 4포인트 벤딩 테스트에서와 같이 SCN 솔더가 SAC계 솔더들 보다 월등히 좋은 특성을 보였다.결론적으로 SCN솔더가 SAC계 솔더에 비해 낙하 충격이나 벤딩 테스트와 같은 휴대용 제품에서 요구하는 기계적 신뢰성 특성에 더 적합하다고 결론 내릴 수 있다.In-Line Wafer-Level Hermetic Packages for MEMS Variable Capacitor이 논문은 MEMS 가변 커패시터를 웨이퍼 레벨 공정을 통해 형성하는 과정과 그 패키징에 관련된 연구결과를 보고하였다. MEMS 가변 커패시터는 기존의 벡터 다이오드를 대체하여 위상 이동, 오실레이터 그리고 조율 필터에 사용될 수 있다. 움푹한 홀의 크기는 300×1100μm이고 높이는 8μm 이다. BEOL 기본 프로세스와 CMOS 재료를 사용하였다. 이를 통해서 저가격으로 그리고 더욱 작은 크기로 디바이스를 형성할 수 있다.Flexible Opto-Electronic Circuit Board for In-Device InterconnectionFOECB(Flexible Opto-Electronic Circuit Board)는 현재의 구리를 이용한 시그널전도를 광전도를 이용해 새롭게 시도되고 있는 연구분야로 기존의 구리 전도선이 가지고 있는 간섭과 신호지체와 같은 문제들을 해결할 수 있다는 장점이 있다. 하지만 3차원적인 광연결을 위해 45도의 미러를 만드는 문제, 클래딩 재료[5], 코어 재료의 선택, 패터닝의 정밀성, VCSEL(vertical cavity surface-emitting laser)의 정렬 등의 문제가 연구과제이다. 이 연구를 통해 제작된 FOECB에서는 3.7dB의 광학 손실을 보였으며, 4채널 VCSEL, 4채널 광 다이오드와 연결을 통해 채널당 10Gpbs의 신호속도를 보여주었다.Reliability of High I/0 Count Wafer Level Packages각기 다른 웨이퍼 레벨 패키징 기술로 제작된 5.2mm×5.2mm 크기, 144 I/O 그리고 0.4mm 피치의 패키지들의 보드상의 접속 신뢰성을 연구한 논문이다. 최근 들어 Cu post를 사용한 웨이퍼 레벨 패키지들이 많이 생산되고 있으며 기존의 이중막 구조의 WLP와 기계적 신뢰성 특성을 비교 분석하였다. A1과 C1이 가장 유사한 구조를 가지고 있으며 오직 접속단이 Cu post/기존의 구조와 다르다. 그림 24 및 26에서와 같이 모두 A1이 온도 사이클 그리고 낙하 충격 테스트 모두에서 뛰어난 특성을 보여주고 있다. 주기적인 벤딩 테스트에서는 두 경우 큰 차이가 관찰되지 않았다. 표 3에 나타난 수정된 WLP의 특성 관찰에서는 특이점이 관찰되지 않았다.Electromigration Reliability and Morphologies of Cu Pillar Flip-Chip Solder Joints최근 들어 플립 칩 접속단의 크기가 작아지고, 또한 전기밀도가 증가함에 따라 전자이동 신뢰성에 대한 연구가 많이 진행 중이다. 2006년도 ECTC에서 인텔이 프레스코 CPU에 적용한 양산패키지 제품에 대한 발표에서 Cu post의 우수한 전자이동[6] 특성을 보고하였다. ASE에서는 Cu post 위에 Ni 확산방지층을 형성하고 SAC솔더 그리고 보드 금속단에는 OSP를 형성하였다. 그림 29에서는 10kA/cm2(150C), 10kA/cm2(160C), 그리고 15kA/cm2(125C), 각 조건에 따른 신뢰성을 보여주고 있는데, 같은 전기 밀도조건에서도 온도 차이에 의해 매우 큰 신뢰성 차이가 있음을 볼 수 있다.음극단 쪽에 (Cu,Ni)6Sn5나 Cu6Sn5 금속간 화합물 사이로 균열이 진전되고 있으며, 더욱이 ~52마이크론 두께의 Sn-Ag-Cu 솔더가 ~80% Cu-Ni-Sn / ~20% Sn-리치 페이즈로 변화되는 것이 관찰되었다. 15kA/cm2 , 125C의 가혹한 조건에서는 Cu post와 기판 패드 사이의 솔더가 사라지거나 부피가 크게 줄어드는 것이 관찰되었다. 또한 기공(void)과 Cu6Sn5 덴드라이트(dentrite)가 관찰되었다.A Study on the Rheological Characterization and Flow Modeling of Molded Underfill Optimized Void Elimination Design몰드 언더필(MUF)은 기존의 언더필 공정의 단일 공정이 아닌 EMC 몰딩과 플립칩 언더필을 동시에 진행하는 방법이 플립칩의 생산성을 증가시킬 수 있는 방법으로 많이 연구되어 왔다. 하지만 여러 개의 다이가 동시에 존재하는 SiP(System-in-Package)와 같은 구조에서는 고려해야 할 변수들로 인해 쉽게 적용하기가 어렵다. 본 연구에서는 MUF에 대한 레올로지(rheology)와 큐어동력학(curekinetic)을 고려하여 수리적인 분석으로 그 거동을 예측했다. 또한 이러한 자료에 바탕을 둔 3D 몰드 플로우&필링 시뮬레이션을 실시하였고, 이러한 결과를 실제와 비교 분석했다. 시뮬레이션을 통해 정확한 기공이나 불량이 생길 부위를 예측하고 디자인(위치, 플립칩 범프 높이, 모양, 다이어미터 또는 패드 레이아웃) 등을 디자인하여 최선의 MUF공정을 얻을 수 있다.Laser Processing of 3D Structures for Embedded and Integrated Components: An Application of Flexible and Printable Nanomaterials in Microelectronics이 논문은 폴리머 나노 복합체와 솔젤 박막 위에 레이저를 이용한 패터닝과 어닐링 공정에 관해 논하고 있다. 특히, 기판에서 임베디드 수동소자(레지스터, 인덕터, 커패시터)를 형성하기 위해서는 기존의 폴리머재료가 가지는 재료특성의 한계가 있으므로 새로운 나노복합체 재료를 통해 기존의 디스크리트 패시브의 특성을 대체하려고 하고 있다. 330mm×470mm, 또는 495mm×610mm 크기로 구리, ITO 그리고 기판위에 2~25um 두께의 나노복합체 박막을 형성한 후 355nm 파장의 Nd:YAG 레이저를 사용하여 나노 패터닝 연구를 하였다. 이 연구를 통해 레이저 패터닝에 적합한 다양한 나노 복합체 재료들이 조사되었고, 특히 다양한 다층구조를 이용하여 3차원 커패시터를 형성하기도 하였다. 이는 하이엔드 제품에서 요구하는 특성을 만족시킬 수 있다. 이와 같이 레이저 머시닝 기법은 미세한 기판 패턴을 형성하고, 정밀한 가공이 가능하므로 임베딩 기판 기술에서 유용하게 사용될 수 있을 것으로 생각된다. 특히 고유전율재료를 사용하여 가공의 전자동화가 가능하므로 생산성 면에서도 유리할 것으로 생각된다. 단지 레이저 공정은 버닝 공정이므로 파티클이나 오염물질 그리고 표면의 거칠기 등이 가장 많이 관찰되어 해결해야 할 문제점으로 생각된다.Through Silicon Vias Technology for CMOS Image Sensors Packaging현재 TSV를 실제 양산하고 있는 분야는 CIS(Camema Image Sensor) 분야가 전부이다. Stmicron-Leti, 오키/도시바-Zy cube 등이 서로 공동 개발하여 양산에 성공하였다. CIS를 이용하게 되면 크기를 현저히 감소시킬 수 있어 휴대용 제품의 두께를 작게 할 수 있다. CIS에서 TSV를 형성하기 위해서는 비아 에칭, 비아 메탈과 웨이퍼 뒷면 메탈 패터닝(Vias metallization and backside metal rerouting), 패시베이션 그리고 UBM(under bump metallurgy) 형성으로 나뉠 수 있다(그림 38). 이와 같은 비아 라스트 공정에서는 비아를 형성한 후 기존의 금속패드 뒷면으로 어떻게 연결할 것인가가 가장 큰 문제점이다. CIS에서와 같이 IO가 크지 않을 경우는 이러한 문제들이 3차원 스프레이 코팅과 같은 방법으로 해결될 수 있기 때문에 양산에 가장 먼저 접근한 디바이스로 생각된다. 또한 구멍이 웨이퍼 상에 있기 때문에 감광 드라이필름을 이용하여(그림 40) 구리도금과 함께 금속 신호선으로 TSV를 형성한 후에 제작하였다. 또한 그림 41에서와 같이 유리와 CIS 웨이퍼를 폴리머를 사용하여 붙였을 때, 그리고 웨이퍼 Thininig 후에 웨이퍼의 휨 정도가 전체 공정에 많은 영향을 미치게 되므로 새로운 재료, 접합 공정 그리고 접합특성 등 모든 면에서 고려해야 한다.High Aspect Ratio TSV Copper Filling with Different Seed LayersTSV 비아 직경이 감소하게 되면, 시드 레이어[7]를 증착했을 때 비아 바닥까지 균일한 금속막이 형성하기 어렵다. 따라서 구리도금을 마친 후에 바닥 부분에 도금이 이루어지지 않는 경우가 관찰되는데 특히 20마이크론 이하 직경의 경우 이러한 문제점들이 가장 크게 대두된다. 이와 같이 시드 레이어의 균일한 증착이 기공이 없는 구리도금에 매우 중요한 영향을 미치게 된다. 이러한 문제를 극복하기 위해 기존의 Cu나 TiW 스퍼터링(또는 PVD, 물리적 증착)이 아닌 FEOL(Fronet-end-of-line, 전공정라인)에서 사용되는 W(tungsten)을 CVD(화학적 증착)를 통해 증착하고자 하였다. W는 균일한 증착 특성이나 깊은 비아에도 증착이 가능하지만 두께가 아주 얇고 구리도금을 바로 입히기가 어려워 이 논문에서는 W-CVD, 그리고 TiW-PVD 2가지 방법을 모두 사용하여 매우 효과적인 구리 도금특성을 얻었고 이를 이용하여 TSV를 완성하였다. 그림 45에서 보는 바와 같이 5um 크기의 직경에서도 A/R(aspect ratio, 종횡비)을 12 이상 얻을 수 있다. CVD의 경우 W와 Cu의 경우에는 그림 45에서와 같이 큰 차이가 발견되지 않았다.A Silicon Interposer BGA Package with Cu-Filled TSV and Multi-Layer Cu-Plating Interconnect이 논문은 실리콘 기판에 TSV를 적용하여 플립칩 패키지를 제작함으로써 신뢰성과 전기적 특성을 평가한 논문이다. TSV를 이용한 또 다른 분야로 패시브 캐리어 또는 서브스트레이트 분야가 있는데, 이는 현재의 반도체 기판기술이 미세 패턴에 있어 그 제작 가격이 높고 또 양품률이 매우 낮기 때문에 반도체 공정을 이용해서 이와 같은 문제점들을 해결하기 위한 노력들이 계속되어 왔다. 이 논문에서는 특히 기계적 신뢰성 특성평가를 실시하였는데 500cycles of in-situ T/C test (N=30)/ 500hours of in-situ THB (N=22)/ 500hours of HTS test (N=35) 의 3가지 평가를 하였으며, 신뢰성에는 문제가 없는 것으로 확인되었다. 이러한 실리콘 TSV 기판기술을 이용하는 응용분야로 (1) 가볍고 소형화를 요구하는 휴대용품 분야 (2) 작고 고성능의 복수칩 SIP 패키징 분야 (3) 열적, 전기적 특히 전체 접속단자의 길이의 최소화를 요구하는 고성능 반도체 패키징이 있다.그림 48에 전 공정도를 도표로 나타냈다. 전체적으로는 TSV로 실리콘 기판을 제작하는 공정을 제외하고는 전체적으로 플립칩 패키징 공정과 유사하다. 하지만 기판 대신에 실리콘 웨이퍼를 사용함으로 인해 공정상 고려해야 할 부분들이 추가된다. 특히 TSV실리콘 기판이 얇을 경우에는 더욱 큰 문제가 될 수 있다. 그림 49에는 실리콘 기판을 사용했을 경우 전체 접속단자의 길이의 차이를 기존의 패키지와 비교해서 보여주고 있다. 2가지의 신호단을 예로 해서 비교했을 때 각각 29~36% 길이의 감소가 있었다. 또한 LCR 변수의 경우도 와이어본딩의 경우보다 쉽게 예측할 수 있고 또 매우 정확하게 얻어낼 수 있다. 따라서 RF 응용이나 고속을 요구하는 분야에서는 매우 유용한 기술이 될 수 있다. WLP 공정을 사용하여 두꺼운 Cu-RDL을 형성할 수 있고, 반도체 BEOL에서는 얻을 수 없는 1.0~1E-4micro-ohm/μm의 저항을 얻을 수 있어 클록 분배 라인, 파워와 그라운드 라인, RF 신호선 라인 등에 사용될 수 있다. 실리콘 칩의 디자인에 사용되는 디자인 툴을 TSV실리콘 기판에도 바로 사용할 수 있으므로 전체 디자인이 손쉽게 이루어질 수 있는 장점도 갖는다. 열적인 면에서도 148W/(m·K)인 실리콘과 0.38W/(m·K)인 기판의 열전도도 차이만으로도 높은 열방출 특성을 TSV 실리콘 기판에서 기대할 수 있다.Novel Wafer-Level CSP for Stacked MEMS/IC Dies with Hermetic Sealing최근 들어 MEMS 패키징에서 컨트롤러 IC를 함께 패키징 하여 전체 모듈의 크기를 작게 하려는 노력이 많이 있었고 이 분야도 TSV을 이용할 수 있는 새로운 분야로 고려되고 있다. 이 논문은 이러한 방향과는 달리 기존의 와이어 본딩, 그리고 몰딩을 이용하고 WLP 공정을 덧붙여서 3차원 적층의 밀폐 MEMS 패키징을 완성하였다. 와이어 본딩과 몰딩 모두 재료나 공정 면에서 안정적이다. 또한 WLP 공정도 이미 산업계에서 널리 쓰이는 기술인데 이 둘을 잘 조화롭게 적용하여 새로운 3차원 접속기술로 개발하였다. 신뢰성에서도 기존의 공정을 사용하였기에 큰 문제가 없을 것으로 보이며 제품 가격 면에서나 공정 면에서도 양산에 많이 근접한 새로운 기술로 사료된다.학회 총평올해로 58회를 맞이한 본 학회는 반도체 및 마이크로 시스템 패키징에 관한 세계적으로 가장 권위 있는 학회로 논문 채택이 매우 까다로운 학회로 알려져 있다. 점심만찬 때 개최위원회에서 발표한 자료에 따르면 논문 채택률이 55% 이하로 매년 더욱 많은 양의 논문이 제출되지만 전체 발표 논문의 수가 고정되어 있어 채택되는 정도가 점점 더 어려워지고 있다. 또한 논문 발표 배정시간을 25분으로 하고 세션 간 휴식시간을 45분 정도로 충분히 두어서 많은 논의와 교류가 연구자들 사이에 있도록 배려하고 있다. 이 학회가 다른 학회와 가장 다른 점은 학회장에서 세션의 진행을 돕는 진행요원들이 임시고용직이 아니라 학회를 준비하는 운영 위원회 멤버들로 이루어져, 직접 그들이 발로 뛰면서 돕고 또 학회발표에도 참석하는 모습을 보여주었다는 것이다. 16개의 전문 개발 코스에 약 300명의 연구원들과 공학도들이 참석하였으며, 72개의 업체가 테크니컬 코너 전시회에 참석하였다. 또한 ECTC 패널 토론에서는 TSV 패키징 기술의 앞으로의 발전과 반도체 산업에 끼칠 영향에 대한 논의가 있었으며, ECTC 정식 세션에서는 반도체에서 새로운 제품개발에 필요한 새로운 아이디어, 혁신 기술 그리고 시장상황 분석에 대한 발표가 있었다. 현재 세계적인 반도체 및 TSV 3D 웨이퍼 스태킹, 3D 인터커넥트, 임베디드 SiP, Cu/low-k 패키징 등의 패키징 관련 기술의 현황과 새로운 기술이 많이 소개되었으며, 세계적인 기업들과 각국의 연구소 및 유수의 대학들이 다수 참여하여 새로운 응용과 기술이 어떻게 새로운 반도체 패키징과 소자에 적용되는지 실용적인 면과 학문적인 면에서 모두 충실한 접근이 이루어졌다. 매년 발표 논문의 연구 성과가 높을 정도로 크게 좋아지고 있는데, 단순히 하나에 머무르지 않고, 체계적으로 전산모사, 공정개발, 시편 제작, 그리고 측정과 신뢰성을 모두 포함하는 총체적인 연구들이 계속해서 진행 중이며, 이를 통해 양산의 적합성도 보여주는 연구들이 눈에 띄었다. 이번 참석 인원도 1000여명 정도로 성황을 이루었다. TSV, 3D, 웨이퍼 레벨 임베디드 테크놀로지, 웨이퍼 투 웨이퍼본딩, 저온 웨이퍼 본딩/접속본딩, MEMS 등의 패키징 관련기술의 현황과 새로운 기술 등이 소개되었으며, 특히 세계적인 많은 기업 연구소들이 대다수 참여하는 학회의 성격상 새로운 기술이 어떻게 새로운 반도체 패키징과 소자에 적용되는가에 대한 접근이 많았다. 기존 패키징이 가진 개념적 범위가 점차 광범위해지면서, 팹 기술과 새로운 재료의 이용 등 다양한 접근 방법으로 기존의 패키징 기술과 새로운 기술의 혼합이 일어나고 있으며, 특히 웨이퍼 레벨 집적을 통한 경박단소화와 다양한 기능의 칩을 일체화하려는 노력이 많이 보였다. 하지만 많은 참석자의 논문과 관심이 새로운 기술의 소개와 앞으로 다가올 미세피치와 소형화에 초점이 맞춰졌고, TSV SiP 기술과 3차원 패키지 제조에 몰렸다. 새로운 공정기술이나 접속기술, 그리고 3차원 패키징 논문이 발표되는 학회장에는 매우 많은 사람들이 참석하여 경청했고, 많은 질문들과 각 기술간 비교에 대한 논의가 있었다.나라별로는 미국의 IBM, 인텔, AMD 등과 일본의 도시바, 샤프, 히타치 등이 많은 논문수와 함께 수준 높은 연구 결과들을 발표하였고, 스웨덴의 IMEC, 독일의 IZM Fraunhaufer, 대만의 ITRI, 홍콩의 AIST와 미국의 죠지아 테크가 매우 활발한 연구 활동을 보였다. 대한민국 연구원들도 30여명이 넘게 참석하여 논문을 발표하였는데, 국내 연구자건 국외에서 연구하건 많은 교류를 통해 한국인들의 네트워크를 잘 개발하고 관리하는 것이 필요할 것으로 생각한다. 특히 패키징 분야는 Amkor나 지금은 STATS-Chippac에 합병된 Chippac 등과 같은 세계적인 패키징하우스들이 모두 대한민국 기업이었고, 지금은 모두 국제적 기업이 되었다.그림 54~56에서와 같이 현재 세계적인 반도체 소자와 패키지/어셈블리 관련 시장은 아시아에 집중되어 있다. 한국도 전세계적으로 반도체 장비와 재료 시장에서 12~16% 이상을 차지하고 있고 전체 아시아에서 재료시장의 경우 팹 관련 70%(2007년), 패키징 관련 91%(2007년)를 차지하고 있다. 또한 장비시장의 경우도 아시아가 약 70%(2007년도)를 차지하고 있다. 이와 같이 아시아의 반도체 시장에서의 역할이 매우 중요시되고 있으며 그 영향력도 매우 크다. 특히 대만의 경우 우리나라보다 모든 면에서 더 큰 시장을 가지고 있으며 매우 급성장하고 있는 상황이다. 파운드리 시장에서도 1~2등 모두 대만회사이고 SAT 시장에서도 1등과 3등이 모두 대만회사인 상황이 그 사실을 말해주고 있다.현재 파운드리와 SAT는 긴밀한 전략적 협력체제로 공동 제품 개발을 하고 있는 상황이다. 점점 더 반도체 패키징 기술과 팹 기술이 서로 연계하여 새로운 기술을 개발하고 새로운 제품으로 경쟁을 하고 있는 상황인 것으로 해석할 수 있겠다. 패키징 엔지니어들도 팹기술에 관해 더 많이 배우고, 새로운 재료에 대한 연구와 응용, 이를 통한 새로운 패키징 기술개발에 노력해야 해야 할 때라고 생각한다.◈ 각 주1. TSV(through silicon via) : 실리콘을 DRIE나 레이저를 통해 관통시킨 후 금속이나 전도성 물질로 수직접속단을 형성하는 방법. 웨이퍼나 다이 상태에서 삼차원 적층을 형성할 수 있어 소자의 집적도 한계를 넘어설 수 있는 차세대 기술로 평가되고 있다.2. POP(package-on-package) : 3차원 적층을 위해 BGA형태의 패키지 위에 BGA형태의 다른 패키지를 적층하여 집적도를 높이는 패키징 기술3. PIP(package-in-package) : 3차원 패키징 기술로 패키지 안에 이미 완성된 패키징을 삽입하여 전체 패키징을 완성하는 기술4. RDL(redistribution layer 또는 rerouting layer) : 웨이퍼 상의 본딩 패드로 부터 새로운 전도배선을 연결하는 방법으로 금속선과 유전체막을 사용하여 단층 또는 복층으로 전기배선을 형성하는 방법5. Cladding : 광섬유 또는 광도파는 크게 코어라고 부르는 중앙의 물질, 이를 에워싸고 있는 클래딩으로 구성된다. 코어는 광파를 전달하고, 클래딩은 광파를 코어 내로 유지시키며 코어에 강도를 제공한다. 굴절률의 차이로 인해 코어/클래드 경계면에서 전반사를 일으키어 광전파가 일어난다.6. Electromigration : 솔더 접합부의 전자이동 현상은 전자기기가 작동 중일 때 발생하는 열과 전류 밀도에 의해서 솔더 접합부의 원자들의 이동에 의해서 발생하는 현상이다. 흔히, 솔더 접합부의 전자이동은 플립칩과 같이 솔더 접합부가 극미세피화 되어, 솔더 접합부의 전류밀도가 증가하여 104A/cm2 이상일 때 심각하게 발생하는 것으로 보고되고 있다. 사용되는 솔더의 융점이 낮고, 상대적으로 열악한 열방출 시스템, 간단한 솔더/패드의 증착 구성으로 인하여 전자이동에 더욱 민감할 수 있다.7. Seed layer : 전해 도금을 진행하기위해 필요한 전도성막. 보통 Ti/Cu 또는 Ti/Au와 같이 접착성을 증가시키는 막과 도금이 자랄 수 있는 막, 복층으로 사용된다.

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김의겸 (webmaster@techworld.co.kr)

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