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X밴드 지원위해 ‘트랙 앤 홀드 증폭기와 RF ADC’으로 대역폭 확장
이나리 기자 | 승인 2018.03.09 11:10

[EPNC=이나리 기자] GSPS나 RF ADC의 등장으로 불과 몇 년 사이에 나이퀴스트 영역(Nyquist)은 10배로 증가해 수십GHz 범위에 다다르고 있다. 이런 급속한 증가는 아날로그 대역(Raw analog bandwidth)이 이전보다 훨씬 높은 수준으로 발전하도록 했지만, 동시에 X대역(12GHz 주파수)을 달성해야 하는 필요성이 요구된다.

신호 체인에서 트랙 앤 홀드 샘플링 증폭기(Track-and-Hold sampling Amplifier, THA)의 대역폭은 ADC 샘플 대역을 크게 넘어섰으며, 대역폭을 최우선 하는 애플리케이션의 설계에 필요한 요건을 충족시켜 준다. 이 글을 통해 설계자가 아나로그디바이스(이하, ADI)의 최신 RF 컨버터의 앞에 THA를 뒀을 때 10GHz 대역폭을 달성할 수 있는 방법을 소개하고자 한다.


◇ 개요
GSPS 컨버터는 RF 신호 체인을 단축시키고 FPGA에서 사용하는 리소스를 줄이는 장점으로 주목받고 있다. 이런 장점은 예를 들어 프론트 엔드에서 주파수 다운 컨버전 단계를, 백 엔드에서는 디지털 다운컨버터(Digital Down Converter, DDC)를 제거할 때 도움된다. 그러나 이런 RF 컨버터가 제공되는 주파수를 필요로 하는 일부 애플리케이션은 여전히 고주파 아날로그 대역폭(BW)이 요구된다.

애플리케이션 중에서도 특히 방위, 계측 애플리케이션(향후에는 무선 인프라 애플리케이션)에 대한 업계의 관심은 대역폭을 10GHz 이상으로 최대한 확대하고, C대역을 넘어 최대 X대역까지 처리할 수 있도록 하는 것이다. 고속 ADC 기술이 발전함에 따라 GHz 영역에서 빠르고 정확하게 아주 높은 중간 주파수(IF)를 구현해야 할 필요가 늘어나면서 1GHz 이상의 기저 대역 나이퀴스트 영역이 주류로 떠오르고 있다. 이 분야의 기술은 아주 빠르게 발전하고 있다. 

컨버터 설계 자체도 어렵지만, 신호를 컨버터로 정확히 전달하는 프론트 엔드의 설계(예를 들어 증폭기, 발룬, PCB 설계) 또한 어렵다. 컨버터의 성능이 아무리 뛰어나더라도, 프론트 엔드는 신호 품질 역시 보존할 수 있어야 한다. 이런 애플리케이션에는 해상도가 8비트~14비트인 고속 GSPS 컨버터가 요구되지만, 특정 애플리케이션의 요건을 만족시키기 위해서는 충족시켜야 할 파라미터가 많이 있다.

이 글에서 정의한 것처럼 광대역은 수백 MHz 이상의 신호 대역을 사용하고, 그 범위가 거의 DC에서부터 5GHz~10GHz의 주파수 영역에 해당하는 대역폭을 무한히 확대하기 위한 광대역 THA나 능동 샘플링 네트워크의 사용을 논의한다. 또 그 자체로는 원하는 대역폭을 제공하지 못할 수 있는 RF ADC의 대역폭을 확대하는 배경 이론을 다루겠다. 더불어 설계자들이 다중 GHz 대역에서 작동 가능한 광대역 솔루션을 구현하도록 돕기 위해 고려해야 할 사항과 최적화된 기법을 소개한다.

​◇ 기초쌓기

레이터, 계측, 통신 관측 같은 애플리케이션에 사용되는 GSPS 컨버터에 끌리는 것은 당연하다. GSPS 컨버터는 넓은 주파수 대역을 제공함으로써 시스템의 대역폭 범위를 넓혀 주기 때문이다. 그러나 보다 넓은 대역을 지원함에 있어 ADC 내부의 샘플과 홀드(Sample and Hold)는 일반적으로 초 광대역 지원에 최적화 돼 있지 않기 때문에 더욱 어려우며, 이로 인해 ADC는 대역에 제한을 받고, 아날로그 대역폭에서 고주파 선형성과 SFDR을 저하시킨다. 

따라서 ADC 앞에 별도의 THA를 사용하는 것이 하나의 해결책일 수 있다. 이 경우 아주 정확한 시각에 아주 높은 아날로그·RF 입력 신호에서 샘플링을 할 수 있다. 또 샘플링 된 값이 RF ADC 과정에서 일정하게 요구되기 때문에 이 과정을 통해 하나의 저지터 샘플러가 신호 샘플링을 시행하고, 더 넓은 대역폭 범위에서 ADC의 동적 선형성 요건을 줄여준다. 그 결과 THA-ADC 방식에서는, RF ADC만 사용할 때의 성능과 비교했을 때 아날로그 입력 대역폭이 크게 확대될 뿐만 아니라 고주파 선형성을 상당히 개선하고 고주파 SNR도 향상된다.

​◇ THA의 특징과 개요

THA는 18GHz 이상의 대역폭, DC에서 10GHz 이상에 이르는 입력 주파수에서의 9비트~10비트 선형성, 1.05mV 잡음, <70 fs 랜덤 애퍼쳐 지터(Random aperture jitter)에서 정확한 신호 샘플링을 제공한다. THA에서 동적 범위 손실을 최소화하면서 4GSPS의 기록이 가능하며, 이 경우 HMC661과 HMC1061이 사용된다. 이들 THA는 고속 ADC 변환과 신호 수집 시스템의 대역폭, 고주파 선형성을 확장하는 데 사용될 수 있다. 

단일 랭크 THA에는 THA(또는 HMC661)가 하나 사용되며, 두 세그먼트로 구성된 출력이 생성된다. 출력 파형의 트랙 모드 구간(양의 차동 클록 전압)에서 THA는 단위 이득 증폭기처럼 동작하고, 출력 단계에서 입력 신호를 복제하며, 이는 입력 대역폭이자 출력 증폭기 대역폭 한도에 종속된다. 클록이 양에서 음으로 전환될 때, 장치는 아주 좁은 샘플링 시간 간격마다 입력 신호를 샘플링하고, 샘플링 간격의 신호를 대표하는 값에서 음의 클록 간격 동안 출력을 상대적으로 일정하게 유지시킨다. 단일 랭크 THA(듀얼 랭크 THA나 HMC1061과 반대로)는 ADC를 사용한 프론트 앤드 샘플링 시 주로 많이 사용되는데, 대부분의 고속 ADC가 보통 대역폭이 훨씬 낮은 THA를 이미 내장하고 있기 때문이다.

따라서 ADC 앞에 THA를 하나 추가하면 컨버터의 앞에 해당 THA가 있는 복합적인 이중 랭크 구조(또는 이중 랭크 HMC1061을 사용하고 있는 경우 삼중 랭크)를 구성할 수 있다. 동일한 기술과 설계일 때 단일 랭크 THA의 경우 보통 선형성과 잡음 성능이 이중 랭크보다 높은데, 이는 단일 랭크의 단계가 더 적기 때문이다. 따라서 단일 랭크 장치는 고속 ADC를 사용하는 프론트 엔드 샘플링에 가장 적합한 선택일 때가 많다.

[그림 1] 추종 유지 토폴로지: (1a) 단일 랭크, (1b) 이중 랭크

​◇  THA와 ADC의 지연 매핑

추적 유지와 ADC 신호 체인을 개발할 때 가장 어려운 일 중 하나가 THA가 샘플을 포착할 때와 포착된 샘플을 다시 샘플링하기 위해 ADC로 넘겨야 할 사이에 타이밍 지연을 적절히 정하는 것이다. 두개의 효과적인 샘플링 시스템 간의 완벽한 변화량을 정하는 과정을 지연 매핑(Delay mapping)이라고 부른다.

해당 과정은 보드에서 구현하기에 지루한 작업일 수 있다. 문서상의 분석 만으로는 PCB 보드의 클록 트레이스 전파 간격, 내부 장치 그룹 지연, ADC 어패쳐 지연과 클록을 별도의 두 세그먼트(THA와 ADC 각각에 대한 클록 트레이스)로 분할하는 데 연관된 기타 관련 회로를 감안하지 않을 수 있기 때문이다. THA와 ADC 사이의 지연을 설정하는 방법 중 하나는 가변 지연선을 사용하는 것이다. 이들 장치는 THA 샘플링 과정의 시간을 제대로 조정하고, 이 시간을 샘플링으로 ADC에 넘겨주기 위해서 능동 또는 수동 방식을 취할 수 있다. 이렇게 하면 ADC가 정해진 THA로부터 출력 파형의 유지 모드분을 결정하고, 들어오는 신호를 정확하게 대표해 준다.

[그림 2]에서 보는 것처럼 HMC856은 지연을 초기화하는 데 사용된다. HMC856은 내부 지연은 90ps, 가변 지연으로는 스탭(Step)당 3ps로 총 32단계 설정, 핀당 5비트의 스트랩이 가능한 장치다. 핀 스트랩 장치의 단점은 각 지연 설정마다 설정·이동이 존재한다는 점이다. HMC856의 각 비트 핀은 음의 전압으로 풀다운시켜서 새로운 지연값을 설정할 수 있다. 따라서 32개 이상의 조합이 가능한 풀다운 저항을 납땜해서 최적의 지연 설정을 찾는 것은 꽤나 지난한 작업이 될 수 있다. 이런 지연 설정 과정을 단축시키기 위해 자동 회로가 개발됐으며, 이 과정에서 직렬 제어 SPST 스위치와 오프보드 마이크로프로세서가 사용된다.

[그림 2] 지연 매핑 회로

최적의 지연 설정을 파악하기 위해서는 신호가 THA와 ADC 조합에 적용되며, 이는 ADC의 대역폭 범위를 벗어난 경우여야 한다. 여기서는 ~10GHz 신호를 선택해서 FFT 결과가 –6dBFS일 때 포착한 수준에 적용시켰다. 지연 설정의 스위핑은 이제 이진 스텝 방식으로 진행되며, 신호의 수준과 주파수를 일정하게 유지시킨다. 이제 스위핑 과정에서 FFT가 표시되고 포착돼 각각의 지연 설정에서 기본적인 전력, 스퓨리어스 없는 동적 범위(SFDR)가 수집된다.

[그림 3a]의 결과에서 보는 것처럼 기본 전력, SFDR, SNR은 적용된 각각의 설정에 따라 달라진다. 그림에서 보듯이 샘플링 위치는 THA가 샘플을 ADC로 전달하는 시간 간격 간에 위치가 좀 더 최적화됐을 때 기본 전력은 최고 수준이고, SFDR은 최고의 성능(최저값)을 기록한다. 

[그림 3b]는 지연 매핑 스위핑 과정을 확대해 본 것이다. 이를 통해 지연이 고정되는 윈도우·위치인 지연 설정점이 671임을 알 수 있다. 지연 매핑 절차는 시스템의 관련 샘플 주파수가 있어야 유효하며, 설계에서 샘플 클록을 변경하면 스위핑을 다시 시행해야 한다는 점을 기억한다. 여기에서는 샘플링 주파수가 4GHz이며, 이는 이 신호 체인에서 사용된 THA의 최대 샘플 주파수다.

[그림 3a] 매핑 결과 나타난 각 지연 설정당 신호 진폭과 SFDR 성능
[그림 3b] 매핑 결과 나타난 각 지연 설정당 신호 진폭과 SFDR 성능(확대)


​◇ 넓은 아날로그 대역용 프론트 엔드 설계하기

애플리케이션의 주요 목표가 10GHz 대역을 지원하는 것이라 할 때 RF 용어를 먼저 생각해야 한다. ADC는 전압 유형의 장치이며, 전력을 고려하지 않는다. 따라서 여기서 ‘일치’라는 용어는 정확하게 사용돼야 한다. 컨버터 프론트 엔드를 매 주파수마다 100MSPS 컨버터와 일치시키기란 거의 불가능했다.

다수 GHz RF ADC의 경우는 차이가 크기 않았지만 그래도 여전히 문제는 존재한다. ‘일치’라는 용어는 최적화를 의미하며 해당 프론트 엔드 설계에서 달성할 수 있는 최고의 결과를 뜻한다. 또한 이 용어는 특정 애플리케이션에서 입력 임피던스, AC 성능(SNR·SFDR), 신호 구동력 또는 입력 구동, 대역폭, 통과대역 평평도가 최고의 결과를 낼 때를 포괄적으로 의미하는 용어다. 

이들 파라미터 모두가 결국 시스템과의 일치를 정의한다. 광대역 프론트 엔드를 설계하기 시작할 때 배치는 두 개의 인접 IC간에 손실을 줄이기 위해 필요한 부품 수를 최소화하는 것만큼 중요할 수 있다. 둘 다 최고의 성능을 구현하는 데 매우 중요하다. 여러 아날로그 입력 네트워크를 연결할 때에는 상당한 주의가 필요하다. [그림 4]에서 보는 것처럼 바이어스의 개수를 최소화하는 것뿐 아니라 트레이스 길이, 트레이스 길이 추적도 매우 중요하다.

[그림 4] THA와 ADC 배치

이 두 가지 차동 아날로그 입력은 함께 THA 출력에 연결돼 하나의 프론트 엔드 네트워크를 형성해야 한다. 바이어스 개수와 전체 길이를 최소화하기 위해서는 바이어스를 두 아날로그 입력 경로의 외부에 두고 트레이스 연결에서 불필요한 부분을 상쇄하기 위해 세심한 주의가 필요하다.

결국 최종 설계는 [그림 5]에서처럼 몇 가지 지점만 주의하면 되는 상당히 단순한 형태가 된다. 사용된 0.01µF 커패시터는 광대역 유형이며 넓은 주파수 범위에서 임피던스를 낮게 유지시켜 준다. 규격용 0.1µF(typ) 커패시터는 저임피던스 반응을 보일 수 없으며 보통 통과대역 편평도 반응에서 리플 현상이 더 심할 수 있다.

5Ω과 10Ω 저항을 THA 출력과 ADC 입력에 직렬로 연결하면 THA 출력의 피킹을 줄이고 ADC의 자체 샘플링 커패시터 네트워크로부터 나온 잔여 전하로 인해 생기는 왜곡을 최소화할 수 있다. 그러나 이런 값들은 신중히 선택해야 하며, 그렇지 않으면 신호 감쇄가 증가하고, THA의 구동이 과도해지거나, 설계가 ADC의 전체 성능을 충분히 활용하지 못할 수 있다. 

마지막으로 차동 션트 터미네이션에 대해 이야기해 보자. 이는 두 개 이상의 컨버터를 함께 연결할 때 중요하다. 보통 가벼운 부하(여기에서는 입력부의 1kΩ)는 선형성에 도움이 되며 반향 주파수를 고정시켜 준다. 분할되는 곳에 걸리는 120Ω 션트 부하도 동일한 역할을 하지만, 조금 더 실제적인 부하(여기서는 50Ω)를 생성하며, 이는 THA에서 구현하도록 최적화되는 바로 그 값이다.

[그림 5] THA와 ADC의 프론트 엔드 네트워크와 신호 체인

이제 결과를 확인하자. [그림 6]의 신호대잡음비(SNR)를 보면 15GHz 범위에서 8비트의 ENOB(유효 비트 수)가 달성될 수 있다. 이는 상당히 괜찮은 결과다. 오실로스코프로 동일한 성능을 내려면 13GHz 제품에 무려 12만 달러를 지불해야 한다. 통합 대역폭(즉, 잡음)과 지터 한도는 L, S, C, X 대역에서 주파수가 움직이는 동안 성능 감쇠가 나타나는 이유의 가장 큰 원인이 된다. 

THA와 ADC 사이에서 이 수준을 일정하게 유지하기 위해 ADC의 전체 범위 입력이 SPI 레지스터를 통해 내부적으로 1.0V p-p로 변한다는 사실에 주목해야 한다. 이는 THA의 최대 출력이 1.0V p-p 차이기 때문에 THA가 선형 범위 내에 있도록 유지시켜 준다. 

[그림 6] –6dBFS에서의 SNRFS/SFDR 성능 결과

선형성 또는 SFRD 결과도 확인할 수 있다. 여기서 선형성은 8GHz에서 50dBc와, 10GHz에서 40dB이 된다. 여기에서 사용된 설계는 넓은 주파수 범위에서 최고의 선형성 성능을 제공하도록 SPI 제어 레지스터를 통한 AD9689 아날로그 입력 버퍼의 전류 설정에 최적화돼 있다.
[그림 7]에서는 통과 대역 평탄도를 확인할 수 있다. 10GHz 대역폭은 RF ADC 앞에 THA를 추가해 달성할 수 있으며, 이 값은 AD9689의 아날로그 대역폭을 최대로 확장한 값이다.

[그림 7] THA와 ADC 네트워크와 신호 체인(대역폭 결과)

​◇ 요약

다중 GHz 아날로그 대역폭에서 최상의 성능이 요구되는 애플리케이션이라면 대부분 THA가 필요하고, 현재 RF ADC는 빠르게 격차를 따라 잡고 있다. 이론적으로 GSPS 컨버터는 해당되는 여러 대역을 처리하는 더 넓은 범위의 대역폭에서 샘플링을 할 때 쉽게 사용할 수 있다. 이렇게 하면 프론트 엔드 RF 스트립의 믹스다운 단계를 하나 또는 여러 개 줄일 수 있다. 그러나 이런 높은 범위에서 대역폭을 구현하고 성능을 유지하려면 설계가 어려울 수 있다.

시스템에서 THA를 하나 사용하면 THA와 ADC 사이에서 샘플링 지점의 위치가 최적화된다. 여기서 설명한 지연 매핑 과정을 사용하면 전반적으로 최고의 성능을 구현할 수 있다. 해당 과정을 이해하는 것은 어려운 작업이지만 매우 중요하기도 하다. 마지막으로 프론트 엔드를 실제로 일치시킨다는 것이 애플리케이션당 주어지는 여러 성능 요건에 대해 최고의 성능을 낸다는 것을 기억하자. 50Ω 임피던스를 단순히 결합하는 레고 효과가 X대역 주파수 샘플링에서는 가장 좋은 접근법이 될 수 있다.

글: 롭 리더(Rob Reeder) 아나로그디바이스 고속 컨버터, RF 애플리케이션 그룹의 수석 시스템 어플리케이션 엔지니어
자료제공: 아나로그디바이스

#X밴드#증폭기#RF ADC#ADI#아나로그디바이스

이나리 기자  narilee@epnc.co.kr

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