[테크월드=이나리 기자] 본 글에서는 도쿄 일렉트론(Tokyo Electron)의 상용 LP-CVD(Low-Pressure, Hot-wall Chemical Vapor Deposition) 리액터를 사용해 사전 성장(pre-growth etching) 식각시간의 영향을 살펴본다.

식각시간을 통상적으로 사용하는 시간의 3배까지 늘려봤다. 광발광(Photoluminescence)이나 광학적 검사 결과를 보면 식각시간과 결함 밀도 사이에 명확한 상관관계가 있다는 것을 알 수 있다. 또 수은탐침 CV와 FT-IR 측정에서는 식각시간이 도핑 농도와 두께에 어떤 영향을 미치는지 살펴봤다.

실리콘 카바이드(SiC)는 밴드갭이 넓고, 항복 전기장과 열 전도성, 캐리어 포화 속도가 높기 때문에 고전력, 고온, 고주파 같은 혹독한 조건에서 사용하기 적합한 반도체 소재다. 최근 들어 상용급 4H-SiC 단결정 웨이퍼가 결정구조의 완전성이 괄목할 만하게 향상됐음에도 불구하고 이들 웨이퍼의 결함 비율은 여전히 높다.

이는 웨이퍼에서 에피택시 층으로 복제(Replication)해 디바이스 제조를 아주 어렵게 만들기 때문이다. SiC는 에너지 밴드갭이 넓고 진성 캐리어 농도가 낮으므로 실리콘보다 훨씬 더 높은 온도로 반도체 동작을 유지할 수 있다. 따라서 SiC 반도체 디바이스는 실리콘보다 훨씬 더 높은 온도로 동작할 수 있다.

SiC는 항복 전기장이 높고 열전도성이 높을 뿐 아니라 더 높은 접합부 온도로 동작함에 따라 SiC 디바이스로 높은 전력 밀도와 효율을 달성할 수 있다. 또 SiC 웨이퍼 품질이 대대적으로 향상되고 디바이스 기술이 발전되면서 Si 디바이스에 비해 훨씬 더 성능이 우수한 고전압 SiC 쇼트키 배리어 다이오드(SBD)와 전계 효과 트랜지스터(FET) 제품이 등장할 수 있게 됐다. 더불어 블로킹 전압이 19kV에 이르는 PiN 정류기, 항복 전압이 1.5kV 이상에 이르는 쇼트키 다이오드, 항복 전압이 1kV에 이르는 MOSFET 같은 제품도 등장했다.

기판 소재의 품질은 일반적인 반도체 기술에서 중요시 되지만 SiC 디바이스에서는 특히 더 중요하다. 기계적으로 거칠고 산화된 부분을 포함하고 표면이 비균질한 웨이퍼를 사용한다면 재결합 증가 등으로 디바이스 성능을 떨어트리거나 작동 중에 예기치 않은 동작을 일으킬 수 있다. 즉, 기계적으로 폴리싱한 SiC 웨이퍼는 손상을 일으키기 쉽고 높은 비율의 스크래치를 일으킨다.

또 에피택시 성장에 앞서 표면을 적절히 준비하면, 서브스트레이트 상의 표면 결함을 줄일 수 있다. 우수한 품질의 에피택시 층을 키우기 위해서는 이 과정이 매우 중요하다. 특히 수소 에칭을 사용하면 수백 나노미터 크기의 덩어리 물질을 제거할 수 있어 효과적이다.

S. 수바치(S. Soubatch) 외 연구자들은 1400~1600℃ 온도 범위에서 축상(on-axis) 수소(H2) 기상 식각이 4H-SiC(0001) 웨이퍼의 표면 형태와 구조에 어떤 영향을 미치는지 연구했다. 1600℃의 고온일 때는 두 가지 식각 메커니즘이 작용한다. 이는 스텝 유동 식각과 스크류 전위 같은 구조적 결함의 식각이다. 등거리 스텝으로 이뤄진 영역을 분석했을 때 가장 우수한 표면 형태는 1400℃일 때 달성된다.

C. 할린(C. Hallin) 외 연구자들은 수소와 수소-프로판 식각 시스템을 사용해서 4H-와 6H-SiC 서브스트레이트 표면 예비에 관해 연구했다. 4H 축상 표면은 큰 스텝 형성과 큰 에치 피트(구덩이)를 나타내면서 더 불규칙했는데, 이것은 결함 부위에서 높은 강도의 식각으로 인한 것이다. 또 표면과 결정 입계(Grain boundaries)와 평행인 마이크로 튜브가 커지면서 마이크로 파이프와 여타의 전위가 표면을 관통하는 부위에서 삼각형 형태의 에치 피트가 형성됐다.

그럼에도 불구하고 4H의 수소 식각은 적층으로 여겨지는 더 많은 긴 끈 형태의 결함을 나타냈다. 또 수소 공정으로 프로판을 추가함으로써 실리콘 방울의 흔적을 조금도 남기지 않고 스크래치를 제거하기에 최적의 식각 조건을 달성할 수 있었다.

다음의 실험에서는 서브스트레이트 표면으로 H2 식각시간이 4H-SiC 에피택시 층의 결함 밀도에 어떻게 영향을 미치는지 실험했다. 또 AFM 분석을 사용해서 에칭 시간이 에피택시 층 표면에 미치는 결과도 살펴봤다.

실험 셋업

이 실험에서는 리액터에서 SiH4/C3H8 시스템을 각기 Si과 C 공급원으로 사용해 균질 에피택시 성장 과정을 분석했다. 에피택시 층 성장을 위한 물질을 줄이기 위한 방법으로 캐리어 가스로는 고순도 공업용 H2를 사용했고, 도펀트로써 10% N2 가스를 추가했다. 리액터는 TEL(Tokyo Electron Limited)의 LP-CVD 리액터를 사용했다.

에피택시 층으로 거친 모자이크 패턴이 생성되는 것을 막기 위해서 4도 축을 벗어난 Si-face (0001) 4H-SiC, n 타입 서브스트레이트(~1018 at/cm-3)는 약 1E16의 n 도핑 농도로 n-SiC 에피택시 층을 사용했다.

또 이 시험을 위해 9.0마이크론의 박막 에피택시 층을 형성했다. 이 정도면 중전압‧고전압 다이오드나 MOSFET용으로 사용하기에 적합하다. 그리고 기준 식각시간의 절반, 기준 식각시간, 기준 식각시간의 2배, 3배의 각기 다른 H2 에칭 시간으로 실험했고, 도핑 농도는 cm3에 1E16이었다.

검사 시스템으로는 KLA-텐코의 칸델라CS920을 사용함으로써 단일 검사 플랫폼으로 표면 결함 검출과 광발광(PL) 검사, 표면 결함(micro-pit, carrot, comet, triangle), 적층 결함을 검사할 수 있었다. 또 서로 다른 규격(레이저 파장, 표면에 대한 각도, 산란 광 진폭)을 적용하고 채널 사이의 상호 상관(Cross correlation)을 사용해서 매크로와 마이크로 결함을 검사한 후 자동으로 분류할 수 있었다.

더불어 Hg 탐침 커패시턴스 전압(Hg-CV) 측정을 통해 기초에서부터 맨 위 17개 지점까지 도핑 농도를 검사했다. 또 나노메트릭스 스트라투스 퓨리에 변환 적외선 분광기(FT-IR)로 샘플의 두께를 검사했다.

표면 분석을 위해서는 디멘션3100 AFM을 사용해서 원자력 현미경(AFM) 측정을 실시했다. 이 현미경은 접촉 모드로 작동하고, 단결정 실리콘 팁을 갖추고 있다. 측정 시 넓은 면적을 스캔하기 위해 스캔 크기는 90X90μ㎡로, 스캔 속도는 1.0Hz로 설정했다.

시험 결과

일반적으로 에피택시 성장이 시작할 때, 핵 형성(Nucleated)이 일어남으로써 에피택시 층에서 적층 결함(Stacking fault)이 흔히 발생된다. 이런 결함은 바이폴라 디바이스에서 포워드 전압 강하를 증가시키고, 기저면 전위(BPD)가 쇼클리 적층 결함의 핵으로 작용한다. 또 바이폴라 동작 시 확장됨으로써 바이폴라 디바이스의 포워드 성능 저하를 유발시킨다.

화학적 기계적 폴리싱(CMP)을 마친 후에 서브스트레이트 거칠기를 줄이기 위해서는 성장 공정의 한 단계로서 H2 표면 식각이 필수적이지만, 이는 서브스트레이트 전위를 증가시킨다. [그림 1]에서는 PL 분석을 통해 H2 표면 에칭 시간에 따른 적층 결함 밀도(%) 조사 결과를 나타낸다. 또 표면 식각시간을 기준시간의 0.5배에서 3배로 늘리면 적층 결함 밀도가 0.6%에서 0.9%로 증가한다는 것을 알 수 있다.

[그림 1] 식각시간을 늘림에 따라서 적층 결함 증가, [그림 2] 식각시간에 따른 표면 결함 밀도

 

표면 결함밀도(carrot, comet, micro-pit, triangle)도 [그림 1]과 비슷하게 나타난다. [그림 2]는 H2 식각시간에 따라서 표면 결함이 증가한다는 것을 알 수 있다. 서브스트레이트 표면 식각은 서브스트레이트로 전위를 증가시키고, 결과적으로 에피택시 층으로 더 많은 표면 결함과 적층 결함을 일으킨다.

수소 식각 공정은 표면 형태는 향상시키지만 동시에 에피택시 층으로 다른 형태의 마이크로 와 매크로 스텝 번칭(스텝 다발화)을 일으키는 것으로 나타났다. AFM 표면 거칠기 분석을 보면 샘플의 표면이 스텝 번칭에 의해 영향 받는다는 것을 알 수 있다. 양쪽 샘플 모두 높이가 약 6나노이고 폭이 약 1마이크론인 스텝 번칭을 일으키고 있다. 하지만 밀도에 있어서는 0.5배(왼쪽)와 3배(오른쪽)을 적용한 샘플 사이에 명확하게 차이가 있다는 것을 알 수 있다.

[그림 3] AFM 영상


[그림 4]에서는 식각시간에 따라서 스텝 번칭이 늘어나고 균일성이 악화된다는 것을 알 수 있다. [그림 4a]에서는 식각시간에 따라서 스텝 번칭 수가 증가된 결과를 보여준다. 이 수치는 각기 다른 웨이퍼 부위에서 실시한 측정값을 평균낸 것이다. 또 에칭시간이 늘어남에 따라 균일성이 악화되고 있다는 것을 알 수 있다. 3배를 적용한 샘플에서는 높은 밀도의 스텝 번칭을 나타내는 부위가 존재하는데, 0.5배를 적용한 샘플은 훨씬 더 높은 균일성을 나타냈다.

[그림 4] 에칭시간에 따른 스텝 번칭 및 균일성


맺음말

본 글에서는 예비 성장 H2 식각시간과 결함밀도 간의 상관관계를 살펴봤다. 광발광(PL)과 광학적 분석을 통해 에칭 시간을 늘릴수록 에피택시 층으로 적층 결함과 표면 결함이 증가한다는 것을 관찰할 수 있었다. H2 식각시간을 늘림으로써 서브스트레이트 전위가 커지고, 이로 인해 에피택시 층 결함을 증가시킨다. 또 AFM 분석을 통해 H2 표면 식각을 늘릴수록 스텝 번칭 밀도가 증가하고 균일성이 악화된다는 결과를 얻었다.

작성 :
루제로 안잘론(Ruggero Anzalone) ST R&D 오토모티브 및 디스크리트 그룹 4H-SiC&3C-SiC 공정 엔지니어
마르코 살라니트리(Marco Salaniti) ST R&D 오토모티브 및 디스크리트 그룹 4H-SiC&3C-SiC 공정 엔지니어
시모나 로렌티(Simona Lorenti) ST R&D 오토모티브 및 디스크리트 그룹 FEOL SiC 공정 개발 섹션 헤드
살바토르 코파(Salvatore Coffa) ST 파워 및 디스크리트 FE & BE 테크놀로지 ADG R&D 사업 본부장
자료제공 : ST마이크로일렉트로닉스(www.st.com)

 

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