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DRAM 비트셀 시뮬레이션 가속화하는 TCAD 엔진
이나리 기자 | 승인 2016.12.19 16:40

킬로패스(Kilopass)는 DRAM 비트셀로 사용할 수 있는 특성을 지닌 VLT(Vertical Layered Thyristor) SRAM 비트셀을 개발했다. VLT 비트셀은 정적(static nature) 특성이므로 리프레시가 필요 없어 기존 DRAM에 비해 회로를 대폭 간소화할 수 있다.

VLT 비트셀은 새로운 물리적 특성이나 새로운 소재 및 장비를 사용하지 않고 제조할 수 있다. 이는 전문적인 DRAM 업체라면 이미 기존 DRAM 제조에 사용하고 있는 것들로 VLT를 제조할 수 있다는 뜻이다. 파운드리 업체들의 경우에는 일부 새로운 공정을 사용할 수도 있으나 장비와 소재는 기존 것들을 사용할 수 있다.

 
새로운 VLT 비트셀이 모든 가능한 조건에서 동작하는 것을 검증하고, 성능을 최적화하고, LPDDR4와 완벽하게 호환된다는 것을 보여주기 위해서는 방대한 TCAD 시뮬레이션이 필요했다.

킬로패스는 기존 TCAD를 사용할 때보다 10만배 더 빠른 속도로 실행되는 최적화된 시뮬레이션 엔진을 사용해서 이러한 수천 회의 시뮬레이션을 성공적으로 수행할 수 있었다. 그 결과 킬로패스는 속도와 전력을 바꿔보고 제조공정 영역들을 극대화해 보면서 설계상의 다양한 가능성들을 폭넓게 시험할 수 있었다.

VLT 비트셀

VLT 메모리 셀은 SCR(Semiconductor-Controlled Rectifier)이라고도 불리는 수직 구조의 사이리스터로 이뤄졌다. 이 사이리스터는 수직적인 pnpn 층으로 이루어졌다. 어떤 사이리스터들은 제어 게이트를 사용해서 디바이스를 턴온 및 턴오프 하는데 반해 이 사이리스터는 모든 동작이 전적으로 위아래 전압의 조작을 통해 이뤄진다.

디바이스에 적정한 양(+) 전압이 인가되면 디바이스가 턴온하고 이 전압이 역전되면 턴오프 한다. 턴온 한 다음에는 전압을 ‘유지(holding)’ 레벨로 낮출 수 있으므로 훨씬 더 낮은 전력으로 정적 저장(static storage)을 할 수 있다. 이 구조는 다음의 두 가지 특징이 있다:

  •  (pnpn 층 아래에) p-well을 사용함으로써 맨 아래의 n-well을 떠나 남아 있는 n층의 소수의 캐리어(정공, holes)로부터 인접 셀들을 보호한다.(이들 캐리어가 p-well에서는 주된 캐리어가 된다.) 이렇게 하지 않으면 간섭(disturb) 문제를 일으킬 수 있다.
     
  • 셀들을 구분하는 STI(Shallow-Trench Isolation) 내부에 텅스텐 금속 층이 사용되는데 이로써 한 줄로 이어진 셀들의 맨 아래 n 층들이 매립형 워드라인으로 연결된다. 가장자리에서 n 층을 이탈하는 어떠한 소수의 캐리어(정공, holes)도 이 금속으로 신속하게 재결합됨으로써 인접 셀들이 간섭을 받는 것을 재차 보호한다.
[그림1] VLT 비트셀. 매립형 워드라인과 쓰기 지원(write-assist), 게이트, 생성된 PMOS 트랜지스터 등을 볼 수 있다.

기존 DRAM 공정기술이 매립형(buried) 워드라인을 사용하기 때문에 DRAM 팹에서는 매립형 워드라인을 손쉽게 구현할 수 있다. 로직 파운드리 업체들에게는 이 기술이 통상적인 것은 아니지만 표준 장비와 소재를 가지고도 어렵지 않게 구현할 수 있다.

텅스텐은 비교적 저항이 큰 금속이므로 매립형 영역을 따라서 전압을 적정하게 유지하기 위해서는 매립형 워드라인을 규칙적으로 탭핑해야 한다. 메탈 1에 구리를 사용하면 성능을 회복할 수 있다. 이렇게 하면 메탈 1의 사용 비용이 추가되긴 하지만 구리를 사용함으로써 더 긴 라인을 구동할 수 있으므로 기존 DRAM을 사용할 때보다 더 큰 어레이를 만들 수 있다.

이를 통해 어레이 오버헤드 회로를 줄임으로써 현저한 비용절감 효과를 가져오며 이는 구리 메탈 1 사용으로 비용이 증가한 것을 상쇄하고도 남는다.

대표적 표준 조건에서 셀이 어떻게 동작하는지 확인하는 것은 어렵지 않으나 모든 가능한 조건에서 작동할 수 있다는 것을 수치적으로 입증하기 위해서는 방대한 시뮬레이션을 필요로 한다.

재료의 물성이 도핑 프로파일을 결정하며 도핑 프로파일이 디바이스의 동작을 결정한다. 인접 셀들이 간섭을 받지 않고 제조 공정에도 충분한 여유가 있다는 것을 입증하기 위해서는 수많은 시나리오가 필요하다.

면적 성능, 전력을 조화시켜서 디바이스 특성을 최적화하기 위해서는 설계 가능 영역을 살펴보기 위한 시험이 필요한데 이를 위해 기존 TCAD 기법을 사용한다면 이론적으로 수천 년이 걸릴 방대한 양의 시뮬레이션 작업이 요구된다. 하지만 킬로패스는 혁신적인 TCAD 엔진을 사용해 이러한 시뮬레이션을 수행했고 그 결과 VLT 비트셀의 성능과 제조 가능성을 입증했다. 

향후 이 비트셀을 개선해 나가기 위해서도 짧은 시간 안에 빠르게 시뮬레이션을 할 수 있을 것이다. 시뮬레이션 성능을 향상시킬 수 있었던 것은 다음과 같은 다수의 혁신 덕분이었다:

  • 도핑 프로파일 시뮬레이션 효율화
  • 솔버(solver)에 사용되는 메슁(Meshing) 최적화
  • 준-3D(Quasi-3D) 간섭(disturb) 시뮬레이션 실행
  • 여러 개의 코어와 컴퓨터 상에서 병렬 실행을 위한 파티셔닝 최적화

이러한 최적화를 통해 단일 구성의 경우 노트북으로 수분에서 수시간 안에 실행할 수 있었다. 이를 위해 기존의 TCAD를 사용했다면 집대성된 컴퓨터 장비들을 사용해서 몇 주 혹은 그 이상의 기간이 걸렸을 것이다.

도핑 프로파일 최적화

시뮬레이션을 하기가 얼마나 어려운지는 사이리스터의 3개 내부 층들에 대한 도핑(doping) 프로파일 관련 사례에서도 잘 나타난다. 도펀트(불순물, dopant)의 양은 사이리스터의 도핑 프로파일에 영향을 미치는 3가지 파라미터 가운데 하나다.

나머지 2가지는 주입(implant) 에너지와 활성화 시간이다. 이 3가지 파라미터 모두를 분석해야 하지만 여기서는 도핑에 대해서만 살펴보도록 하겠다. 도핑을 변화시켰을 때의 영향을 이해함으로써 적정한 도핑 양을 결정할 수 있으며 디바이스로부터 예상되는 전력 소모에 대한 지표도 얻을 수 있다.

[그림2] pnpn 층을 확대한 모습. 보수적인 조건의 모든 조합하에 shallow-n, shallow-p, deep-n 층의 도핑을 시뮬레이트한다.

이 분석에서는 10%의 보수적인 최악상황 조건을 사용해서 3개 층에 대한 모든 도핑 코너를 시뮬레이트하고 있다. 이것은 파운드리에서 통상적으로 필요로 하는 것보다 조건을 좀 더 보수적으로 잡은 것이지만 이렇게 함으로써 이례적 상황을 포함한 모든 조건 하에서 디바이스 성능과 견고성을 달성할 수 있다.

각각의 층에 대해서 ±10%의 조합으로 총 8가지의 조합이 사용됐다. 여기에다 표준 도핑(nominal doping)을 더함으로써 총 9개의 곡선을 얻을 수 있었다.

[그림3]은 시뮬레이션으로부터 얻은 I/V 곡선으로서 사이리스터 상의 전압에 따른 비트셀 전류를 볼 수 있다. 각각의 곡선은 서로 다른 도핑 조합을 나타낸다(sNW는 shallow n-well, sPW는 shallow p-well, bNW는 buried n-well을 의미한다). 이러한 여러 조합들로 사이리스터의 턴온 또는 홀딩 전압뿐 아니라 전압에 따른 사이리스터 전류의 변화를 볼 수 있다.

왼쪽에는 초록색 곡선들이 오른쪽에는 세 개의 주황색 곡선들이 나타난다. 상단에는 상하 구간 전류 차이가 8배가 되는 약 35㎷의 구간을 표시했다. 이처럼 더 높은 전류일 때는 사이리스터가 기존 DRAM 비트셀과 거의 동일한 전력을 소모할 것이다. 그러므로 VLT 기반 메모리의 전력 상의 이점은 이 표의 왼쪽 부분의 초록색 곡선에서 명백히 나타나며 공정 또한 이 조건에서 이뤄지는 것을 목표로 해야 한다.

[그림3] 이 그래프는 사이리스터의 전압에 따른 전류를 보여준다. 각각의 곡선은 shallow n-well(sNW), shallow p-well(sPW), buried n-well(bNW)로 서로 다른 도핑 수준을 사용한 것이다. 위에 표시된 구간에서 셀 전류 차이가 최고 8배에 이른다는 것을 알 수 있다. 따라서 공정을 이 그래프의 왼쪽 부분과 같이 되도록 조정해야 한다.

이는 단지 한 세트의 시뮬레이션일 뿐이다. 설계를 전체적으로 평가하기 위해서는 도핑 수준(그리고 또 주입 에너지와 활성화 시간)뿐만 아니라 다양한 수치와 변수들을 사용해서 다양한 조건들을 시뮬레이션해야 한다.

또 어떠한 간섭에 대한 취약성이 없는지 확인하기 위해서는 개별 셀뿐 아니라 셀 스트링에 대한 분석도 필요하다. 다양한 조건의 조합으로 이와 같은 방대한 시뮬레이션을 반복한 후에야 최종적인 설계 파라미터를 결정할 수 있을 것이다. 킬로패스의 TCAD 혁신이 없었다면 시뮬레이션을 통해서 이러한 분석을 수행할 수 없었을 것이며 그 대신 테스트 칩을 가지고 시간과 비용이 많이 드는 시험을 해야 했을 것이다.

맺음말

새로운 VLT SDRAM(Static DRAM) 비트셀이 성능과 전력 면에서 유리하고 제조가 가능하며 LPDDR4 규격과 호환되는 메모리로 사용될 수 있다는 것을 확인하기 위해 이 새로운 VLT 비트셀에 대해서 방대한 시뮬레이션을 실행했다. 주요 파라미터들에 대한 탐구를 통해 기존 DRAM보다 훨씬 더 적은 전력을 소모하는 최적화된 설계 결과를 얻었다.

이처럼 방대한 시뮬레이션을 할 수 있었던 것은 기존 기법보다 10만배 더 빠르게 실행되는 킬로패스의 고유의 TCAD 엔진을 사용했기 때문이다. 더불어 향후의 개선이나 향상시에도 빠르고 효율적으로 시뮬레이션을 수행해 최적의 구현을 달성할 수 있을 것이다.

<글 : 브루스 베이트먼(Bruce Bateman) 킬로패스테크놀로지 수석 엔지니어>
<자료제공 : 킬로패스테크놀로지(www.kilopass.com)>

이나리 기자  narilee@epnc.co.kr

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