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델타시그마 ADC의 다수 원인들로 인한 지연 처리
이나리 기자 | 승인 2016.10.31 15:07

델타시그마 ADC는 시그널 체인에 지연을 가져오지만 그 지연은 모두 적정의 정밀도로 계산될 수 있기 때문에 시스템 설계자는 시간에 민감한 애플리케이션에서 이를 처리할 수 있다.

그리드 전압 및 전류를 측정하는 그리드 인프라 전자시스템과 같이 시간에 민감한 애플리케이션은 유의미한 시간의 정밀도로 타임스탬프되는 것을 필요로 할 수 있다. 또 시그널 체인에서 지연 원인들의 특징짓는 것을 중요하게 여긴다.

델타시그마 ADC는 아날로그 입력 신호와 디지털 출력 사이에서 시간이 계산 가능한 지연을 만들어내는데 본 글에서는 지연 원인들에 대해 심층적으로 검토하고자 한다.

 델타시그마 ADC는 관심 대역의 잡음을 줄이는 수단으로서 오버샘플링을 이용한다. 그 과정에서 데이터가 효과적으로 필터링 되면 선형 위상 응답이 발생하는데 디지털 필터의 이러한 위상 응답은 대부분 델타시그마 데이터 컨버터에서 지연의 원인이 된다.

게다가 대다수 델타시그마 ADC들은 델타시그마 모듈레이터의 입력을 구동하기 위해 PGA(programmable-gain amplifier)를 집적한다. 모든 증폭기들처럼 이 PGA도 위상 응답을 가지고 있고 입력과 출력 사이의 지연이 그 특징이다. 그러나 PGA로 인한 지연은 해당 입력 주파수에서 무시해도 좋을 정도이기 때문에 이를 입증하고자 한다.

마지막으로 어떤 델타시그마 ADC들은 여러 가지 디지털 신호 처리 기능과 시스템 모니터링 기능들을 가지고 있는데 이것 역시 출력을 지연시킬 수 있다. 이 문제를 해결하기 위해서 공통적인 기능들과 관련된 타이밍에 대해서도 논의할 것이다.

델타시그마 ADC의 전형적인 기능 블록들

기본 델타시그마 ADC에는 아날로그 입력 신호를 디지털화할 델타시그마 모듈레이터와 고주파 잡음을 억제할 디지털 데시메이션 필터, 데이터를 호스트로 전송할 인터페이스가 필요하다.
델타시그마 ADC는 델타시그마 모듈레이터, 디지털 필터, 디지털 인터페이스 이상의 집적 기능들을 가지고 잇는 경우가 많다.

예컨대 대다수 델타시그마 ADC는 집적된 증폭기 프론트엔드를 이용해 입력 샘플링 구조를 구동하고 게인을 제공한다. 이 블록은 지연을 나타내는 전체 시스템에 아날로그 위상 변이를 가져온다. 디바이스 역시 각각의 출력 샘플에서 필텅링과 관계없이 인터페이스의 일부 또는 어떤 다른 디바이스 기능의 일부로 디지털 로직 기능들을 수행할 수 있으며, 로직 역시 신호 출력을 지연시킬 수 있다.

전형적인 델타시그마 ADC 기능 블록은 [그림1]에서 볼 수 있다. 각각의 블록은 시스템에 지연을 가져올 수도 가져오지 않을 수도 있다.

[그림1] 델타시그마 ADC의 전형적인 기능 블록

델타시그마 ADC의 지연 원인 ‘프로그래머블 게인 증폭기(PGA)’

델타시그마 ADC에서 프로그래머블 게인 증폭기는 ▲델타시그마 모듈레이터의 입력을 구동하는 것 ▲그 데이터 컨버터의 풀스케일 범위를 보다 잘 활용하기 위해 아날로그 게인을 제공하는 것 ▲(일부의 경우) 안티앨리어싱을 제공하는 것 등 삼중 용도를 가지고 있다:

모든 증폭기가 그렇듯이 델타시그마 ADC의 PGA도 전달 함수로 설명되는데 무엇보다도 특정 주파수에서 입력 신호와 출력 신호 사이의 위상 변이 정도를 결정한다. 위상 응답의 반응도는 [방정식1]로 설명된다.

[방정식1]

여기에서 H(ω)는 PGA의 전달 함수이고, ω는 각주파수 2πf이다.

입력과 출력 사이의 위상 변이는 시간 지연으로 볼 수 있는데 특정 주파수에서 시간 지연 정도는 그 위상 응답의 주파수 파생물로 볼 수 있다. PGA 지연의 반응도는 [방정식2]로 설명된다.

[방정식2]

이 반응도에서 음의 부호는 위상 변이에서 음의 전환이 양의 시간 지연에 상응한다는 것을 나타낸다. 

앞서 말했듯이 PGA의 기능 중 하나가 입력 신호의 대역을 제한해 앨리어싱을 줄이는 것이다. 저에너지 주파수에 한 전극을 배치하고 대역 외의 신호를 크게 감쇠시키기 위해 ‘전극 분열(pole splitting)’이란 전략을 사용한다.

이것은 증폭기의 피드백 루프에 보정 커패시터 CC를 배치하는 방식으로 이뤄진다. 그 결과 해당 증폭기의 첫 번째 전극은 더 높은 차수의 전극들보다 훨씬 낮은 주파수에서 나타난다. 
[방정식3]에 따르면 해당 증폭기의 첫 번째 전극은 ?3dB 주파수에 해당하는 것을 알 수 있다.

[방정식3]

 
여기에서 β는 PGA의 피드백 지수로 그 증폭기 DC 게인의 반대이다. gm은 입력 미분 트랜지스터 쌍의 소형 신호 트랜스컨덕턴스다. 간단하게 이번 기술원고에서는 MOSFET 아키텍처만을 다루기로 한다.

첫 번째 전극이 다른 모든 전극들보다도 훨씬 낮은 주파수에 있기 때문에 그 주파수의 응답은 RC 로우패스 필터와 닮아 있는데 차단 주파수는 ωC1이다. [방정식4]는 PGA의 단일 전극 모델에 대한 지연을 계산한 것이다.

[방정식4]

이 계산을 바탕으로 해당 증폭기의 지연은 주파수마다 일정하지 않고 온도 및 프로세스의 변동으로 인해 그 증폭기의 대역폭에는 톨러런스가 생김을 알 수 있다. 이러한 가변성에 대해 당혹스러울 수 있지만 몇 가지 주요 관측에 따르면 이것은 비교적 사소한 것이다.

우선 델타시그마 ADC를 하나의 시스템으로 생각해보자. 델타시그마 ADC를 이용해 데이터가 샘플링 될 때 그것은 디지털 필터링되고 출력 데이터 속도로 데시메이션될 것이다. 따라서 PGA 주파수 응답에 관한 논의를 나이퀴스트(Nyquist) 대역폭으로 제한할 수 있는데 이 대역폭은 사용자가 구성한 출력 대역의 절반이다.   

둘째 해당 대역의 지연과 변동이 작다면 PGA의 지연은 무시되거나 단순한 어림셈으로 설명될 수 있다. PGA의 게인이 최고 주파수(또는 최저 주파수)이고 지연에서 일어날 수 있는 최대의 변화가 관찰될 만큼 그 데이터 속도가 최고일 때 PGA로 나타날 수 있는 지연의 변화에 있어 ‘최악의 경우’를 가정해 보자.

예를 들어 그리드 인프라에 최적화된 델타시그마 ADC, ADS131E08의 PGA를 생각해 보자. 이것은 타이밍 요건들에 엄격한 경향이 있다. 그 디바이스에서 가능한 가장 높은 게인은 12이고 상응하는 증폭기 대역폭은 fc=32kHz이며, 최대 데이터 속도는 64kSPS다.

이로 인해 나이퀴스트 대역폭은 32㎑다. [그림2]는 게인이 12인 PGA(최악의 경우)의 지연과 주파수를 비교한 것이다. 그리고 [방정식4]의 도면은 ωC  = 2πfc = 64×103π rad/s를 이용해 그린 것이다. DC에서, ω=0이고 지연은 4.97㎲다.

ω = 2πfNyquist = 64×103π rad/s에서 지연은 2.49㎲다. 이 시간들을 보면 64kSPS 레이트의 디지털 데시메이션 필터로 인한 지연은 거의 22㎲라는 것을 알 수 있다. 이 디지털 필터의 지연은 다음 부분에서 논의한다.

[그림2] 게인이 12인 PGA의 지연과 주파수 비교(최악의 경우)

이 분석을 통해 PGA가 총 지연에 기여하는 바를 최소화할 수 있는 설정은 증폭기의 대역폭이 가장 넓고(최저 게인) 데이터 속도가 가장 느린 때다. ADS131E08 PGA의 최상의 경우(게인은 1, 데이터 속도는 1kSPS)는 최대 PGA 지연이 672㎱이고 그 데이터 속도의 디지털 필터 지연은 거의 1.5㎳다.

동시 샘플링 멀티채널 ADC의 경우 PGA가 유도한 위상 변이에는 특별한 결과가 따른다. 모든 PGA 게인들이 채널마다 동일하다면 입력부터 출력까지의 총 지연도 동일하다. 그러나 PGA 게인이 채널마다 달리 사용된다면 모든 채널에서 사용자에게 데이터가 동시에 출력된다 하더라도 채널들간의 지연은 달라질 것이다.

그렇지만 PGA의 지연은 디지털 필터의 그룹 지연과 비교해 작은 편이기 때문에 채널마다의 차이가 설계에 있어 큰 문제가 되지 않는다. 데이터 속도가 채널마다 동일하기 때문에 디지털 필터 그룹 지연도 채널마다 동일한 것이다.

PGA 대역폭은 아날로그 회로 구성요소의 톨러런스에 따라 다르기 때문에 지연은 온도와 관련이 있다. 온도가 상승하면 증폭기의 대역폭은 감소하고 지연은 증가한다. 예를 들어 PGA의 게인을 12로 설정하면 매우 높은 온도에서 15%의 대역폭 감소를 예상할 수 있다. 이것은 고온에서 PGA의 지연을 공칭 DC값 4.49㎲에서 5.85㎲로 증가시킨다.

델타시그마 모듈레이터

델타시그마 모듈레이터는 아날로그 파형을 비트스트림으로 변환하는 델타시그마 ADC의 전자 기능 블록이다. 이 기능을 두 단계로 나눌 수 있는데 첫 번째는 스위치 및 커패시터의 네트워크를 이용해 ‘샘플-앤-홀드(sample-and-hold)’ 회로로 입력 신호를 샘플링하는 것이며 두 번째는 샘플링된 전압을 변환하는 것이다.

샘플-앤-홀드 회로는 높은 대역폭에서 레지스터 커패시터(resistor-capacitor, RC)의 네트워크로 가장 좋다. 높은 대역폭이 필요한 이유는 시간 샘플링이 일어날 때까지의 입력 전압이 정상 상태에 도달해야 하기 때문이다.

입력 드라이브 증폭기가 집적된 ADC의 경우에는 그 입력에서 RC 시간 상수를 계산해 대략 어림셈할 수 있다. 설계자는 샘플-앤-홀드 회로를 매우 빨리 충전하기 위해 증폭기를 만들려고 하기 때문이다. 집적된 드라이브 증폭기가 없는 시스템도 샘플링 회로는 샘플링 타이밍 요건을 충족하기 위해 매우 빨리 충전될 것이다.

그런 다음 샘플링 회로의 요구를 충족하는 드라이브 증폭기의 선택은 시스템 설계자의 역할이다. 샘플링 회로의 타이밍 스펙과 관한 수학적 증명을 제시하지는 않겠다.

모듈레이터는 입력부터 출력까지의 지연이 서로 다른 형태로 나올 수 있다. 일반적으로 델타시그마 모듈레이터 아키텍처는 산업비밀로 엄격히 보호되겠지만 일반적으로 샘플앤홀드 회로와 비트스트림 출력 사이의 모든 지연은 몇 안 되는 모듈레이터의 클록 사이클보다 절대 크지 않을 것이다. 몇 안 되는 모듈레이터 클록 사이클의 지연은 집적된 디지털 데시메이션 필터의 그룹 지연보다 매우 작다. 

ADS131E08에 사용된 것과 같은 아키텍처는 사실상 지연이 없다. 이것은 전압이 샘플-앤-홀드 회로로 샘플링 됐을 때부터 해당 비트가 디지털 필터로 출력될 때까지 하나의 모듈레이터 클록 사이클 지연으로 생각할 수 있다.

디지털 데시메이션 필터

이산 시스템들은 주파수에 좌우되는 지연의 면역이 없고 LTI(Linear time-invariant) 시스템은 그 위상 응답과 관련한 지연을 보인다. 그룹 지연은 주파수 조절에 따른 지연의 샘플 수로 정의되는데 수학적 정의는 다음과 같다:

[방정식5]

[방정식5] 에서 위는 (ω)시스템의 위상 응답이고 ω는 샘플 당 라디안으로 측정된 각주파수이다. 오른쪽 항 앞에 있는 마이너스 부호는 위상 각도에서 음의 변환이 양의 그룹 지연에 상응한다는 것을 나타낸다. 

델타시그마 ADC의 경우 데시메이션은 가중평균으로 정밀도를 높이는 방식으로 사용된다. 델타시그마 ADC의 디지털 데시메이션 필터의 출력은 그 데이터 컨버터의 오버샘플링 비율(OSR)이 지시하는 포인트 숫자를 가중 평균한 것이다.

그 결과가 주파수 도메인에 sinc(sin x/x) 함수 응답을 갖는 로우패스 필터다(어떤 ADC들은 패스밴드를 평평하게 하는 필터 단계를 추가로 가지고 있지만 이러한 필터들에 대해 논의하지 않는다).

대다수 디바이스들이 사용자에게 복수의 OSR을 선택할 수 있도록 허용하고 있는데 그 디바이스의 주파수 응답과 호스트에 샘플들을 출력하는 속도를 변화시킨다. 

sinc 필터의 중요한 속성은 선형 위상 필터라는 것이다. 즉, 그 위상 응답은 주파수와의 관계에서 선형이라는 뜻이다. 선형 위상 필터의 그룹 지연은 주파수마다 일정한데 그룹 지연은 주파수와 관련된 위상의 파생물에 비례하기 때문이다. 어떤 입력 주파수가 특정 선형 위상 필터에 주어지는지에 상관없이 출력은 동일한 수의 샘플만큼 지연 될 것이다.   

ADS131E08의 디지털 필터를 검토해보자. 이 디바이스는 1.024㎒의 모듈레이터 주파수에서 데이터를 샘플링 하고 그 데이터를 3차 sinc 필터에 통과시켜 다운샘플링 한 후 그 디바이스 데이터 속도로 출력을 한다. 이 시나리오에서 128의 OSR을 선택할 것이며 출력 데이터 속도는 8kSPS다. [그림3]은 이 필터의 규모에 대한 위상 응답과 그룹 지연 플롯을 보여준다.

ADC는 데이터를 출력할 때 그 OSR이 지정한 모든 128의 모듈레이터 샘플마다 하나의 데이터 포인트만을 출력한다. 출력 데이터 속도 측면에서 지연을 구하려면 그 디지털 필터 샘플 그룹 지연을 128로 나누고 필터 그룹 지연은 190.5 모듈레이터 샘플이기에 ADC 출력은 약 1.5 출력 샘플의 지연을 갖게 된다.

[그림3] (a)

[그림3] 128의 OSR로 구성된 3차 sinc 응답 ADC의 규모, 위상, 그룹 지연 플롯. 플롯(a)와 (c)는 그 모듈레이터의 나이퀴스트 레이트를 통한 필터의 규모와 위상 응답을 각각 보여주고 있고 플롯(b)은 선택된 출력 데이터 속도의 규모에 대한 응답을 보여주고 있다. 이 필터의 그룹 지연은 190.5 모둘레이터 샘플이고 플롯(b)에서 볼 수 있듯이 대략 186㎲다.

[그림3]  

디지털 필터 출력과 데시메이션된 데이터 디바이스 출력으로 1㎑ 아날로그 입력 신호를 덮어씌우면 시간 도메인에서 이를 볼 수 있다. [그림4]의 플롯은 계산된 지연을 증명한다.
필터 응답에서 계산된 것은 이 플롯의 지연이다. 이 출력은 입력과 관련해 감쇠돼 나타나는데 필터 규모에 대한 응답이다. [표1]은 일부 공통의 OSR에 대한 출력 샘플에서 sinc3 디지털 필터의 지연을 보여준다.

[그림4] 아날로그 입력(청색), 샘플링된 디지털 필터 출력(적색), 데시메이션된 디바이스 출력(적색 점선)

디지털 로직

호스트를 통해 디지털 필터 출력을 얻기 전에는 몇 가지 단계의 로직이 있어야 한다. 예를 들어 아웃오브바운드(out-of-bounds) 필터 출력을 그 컨버터의 포화 값으로 설정해 확인해야 한다.

그 디바이스에 오프셋과/또는 게인 캘리브레이션 기능이 집적돼 있다면 그 로직 역시 실시해야 한다. 어떤 디바이스는 전파 지연으로 인한 셋업 또는 홀드 타임 위반을 방지하기 위해 추가 시스템 클록 사이클을 삽입하기도 한다.

어떤 경우에도 집행 시간은 몇 안 되는 시스템 클록 사이클의 범위로 내려질 것이며 적어도 모듈레이터 클록만큼의 속도이다. 그 후 로직 집행으로 인한 지연은 디지털 필터의 위상 응답으로 인한 지연보다 크게 짧아질 것이다. 

예를 들어 ADS131E08에서 디지털 로직으로 인한 지연은 4개 마스터 클록 사이클로 대략 2㎲다. 시간에 민감한 애플리케이션을 위해 고안된 4개 채널의 동시 샘플링 델타 시그마 ADC인 ADS131A04의 경우에는 지연이 없다.

이 디바이스는 필터 출력이 걸리는 순간에 호스트에 신호를 보내는데 호스트가 디바이스에서 데이터를 수신하는 시간은 여기에 포함되지 않으며 이러한 레이턴시는 사용자에 의해 좌우된다.

요약

이번 글에서 델타시그마 ADC의 지연이 확정적이고 계산 가능하다는 것이 입증됐다. 이것은 정확한 타임스탬핑을 가능하게 하는데 있어 특정 PGA 게인, 모듈레이터 클록, 출력 샘플 레이트 설정에 대한 지연이 일정하기 때문이다. 

사례

그 사례로 전력 모니터링과 제어, 보호를 위한 24비트(bit)의 아날로그 프론트엔드를 가진 두 개의 다른 디바이스를 이용해 지연을 계산해 봤다. ADS131E08은 8개의 동시 샘플링 채널을 가지고 있고 각각 프론트엔드 PGA를 가지고 있다.

그러나 ADS131E04는 4개의 동시 샘플링 채널을 가지고 있고 PGA 프론트엔드는 가지고 있지 않는 것이 다르다. ADS131A04는 프로그래머블 게인 증폭기가 없고 로직 실행으로 인한 지연이 없다.

이 디바이스의 모든 지연은 sinc3 디지털 필터의 위상 응답으로 인한 것이다. 이 디바이스가 샘플링 하는 레이트는 매우 탄력적이기 때문에 [표2]와 [표3]은 두 개의 모듈레이터 주파수에 대한 지연들만 제시하고 있다.

 

<글 : 브라이언 피사니(Brian Pisani) 텍사스인스트루먼트 애플리케이션 엔지니어>
<자료제공 : 텍사스인스트루먼트(www.ti.com)>

이나리 기자  narilee@epnc.co.kr

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