고속 ADC의 INL/DNL 측정

최근 여러 제조업체들은 뛰어난 정적 및 동적 성능을 제공하는 고성능 ADC를 발표했다. 이에 대해 ‘어떻게 성능을 측정했고, 또 사용된 장비는 무엇인가’ 궁금할 수 있다. 아래에서 논의될 내용은 ADC에서 중요한 두 가지 정확도 파라미터인 INL(적분 비선형성)과 DNL(미분 비선형성)을 테스트하는 기법에 대해 설명한다.INL과 DNL은 통신이나 고속 데이터 수집 애플리케이션에 사용되는 고성능 데이터 컨버터를 규정하는 가장 중요한 전기적 특성은 아니지만, 고분해능 이미징 애플리케이션에 있어서는 그 중요도가 높아진다. 그러나 정기적으로 ADC를 사용하는 경우가 아니라면 이러한 파라미터들에 대한 정확한 정의 및 중요도를 쉽게 잊을 수도 있다. 다음 섹션에서는 간단히 상기시키는 정도로 설명하기로 한다.INL과 DNL의 정의DNL 오차란 1LSB의 실제 스텝 폭 및 이상적인 값 간의 차이로 정의된다(그림 1a 참조). 이상적인 ADC의 경우 미분 비선형성은 DNL=0LSB이며, 각 아날로그 스텝은 1LSB이며(1LSB=VFSR/2N, 여기서 VFSR은 전체 스케일 범위이며, N은 ADC의 분해능임), 변환값은 정확히 1LSB 간격으로 떨어져 있다. 1LSB 이하의 DNL 오차 사양은 코드 누락 없이 일정한 전달 함수를 보장한다. ADC의 일정성은 입력 신호 증가에 따라 디지털 출력이 증가(또는 일정한 상태로 유지)될 경우에 보장되며, 따라서 전송 곡선의 경사도에서 부호 변화를 방지한다. DNL은 정적 이득 오차가 제거된 다음에 지정된다. DNL은 다음과 같이 정의된다.DNL=[(VD+1- VD)/VLSB-IDEAL-1], 단 0QOUT으로 제공되며 그런 다음 적분기 구성으로 전달된다. 각 비교기 결과는 스위치의 논리 입력을 개별적으로 제어하며 필요에 따라 DUT의 두 입력에 대한 연속적인 적분기 회로를 구동하기 위한 전압 램프를 생성한다. 이러한 접근 방법은 장점이 있지만 또한 다음과 같은 몇 가지 단점을 안고 있다.쪾삼각 램프는 잡음 최소화를 위해 로우 dV/dt여야 한다. 이러한 조건은 반복 가능한 수치를 생성하지만 정확한 측정을 위해 적분 시간이 길어진다.쪾포지티브 및 네거티브 램프 속도는 50% 지점에 도달하도록 정합 돼야 하며 원하는 DC 레벨을 얻기 위해 로우 레벨 삼각파를 평균화해야 한다.쪾일반적으로 적분기 설계에서는 충전 커패시터를 주의해서 선택해야 한다. 커패시터의 ‘메모리 효과’로 인해 발생 가능한 오차를 최소화하기 위해서는 유전 흡수성이 낮은 적분 커패시터를 선택해야 한다.쪾정확도는 적분 기간에 비례하며 안정화 시간(settling time)에 반비례한다.아날로그 적분 서보 루프에 연결된 DVM은 출력 코드에 대한 INL/DNL 오차를 측정한다(그림 4a 및 4b 참조). ‘INL vs. 출력 코드’ 플롯의 포물선 또는 활형 모양은 짝수차 고조파가 우세함을 나타내며 ‘S 모양’은 홀수차 고조파가 우세함을 나타낸다.이전 접근 방식에서 부정적 영향을 줄이기 위해서는 서보 루프의 적분기 섹션을 DUT의 출력 코드, L비트 DAC 및 간단한 평균화 회로를 캡처하는 L비트 SAR(successive-approxima- tion register)로 대체할 수 있다. 이 회로는 크기 비교기와 함께 SAR 타입의 컨버터 구성(그림 5 및 아래의 ‘SAR 컨버터’ 내용 참조)을 형성하고 여기서 크기 비교기는 DAC를 프로그래밍하고, 해당 출력을 판독하고, 연속 근사치(successive appro- ximation)를 수행한다. 한편 DAC는 테스트 중에 N비트 ADC의 입력에 대해 고분해능 DC 레벨을 제공한다. 이 경우에는 ADC를 1/8LSB 정확도로 조정하고 가능한 최상의 전달 곡선을 얻기 위해 16비트 DAC가 선택되었다.평균화 회로의 이점은 최종 결과에 접근할 때와 같이 잡음으로 인해 크기 비교기가 토글(toggle)돼 불안정해질 때 명백하게 나타난다. 평균화 회로에는 2개의 분할 카운터가 포함된다. ‘레퍼런스’ 카운터의 기간은 2M 클록 사이클이며 여기서 M은 기간을 제어하는 프로그래밍 가능한 정수(따라서 테스트 시간)이다. 크기 비교기 출력이 높을 때만 증분되는 ‘데이터’ 카운터의 기간은 첫 번째 2M-1 사이클의 절반과 동일하다.레퍼런스 및 데이터 카운터는 높은 수치와 낮은 수치를 평균화하고, 그 결과를 플립플롭(Flip-Flop)에 저장하고, 이를 SAR 레지스터에 전달한다. 이러한 절차는 16회(이 경우) 반복돼 완전한 출력 코드 워드를 생성한다. 이전 방법과 같이 이 방법은 다음과 같은 장점과 단점을 갖고 있다.쪾테스트 셋업의 입력 전압은 디지털로 정의되어 평준화할 결과에 따라 샘플 수치를 쉽게 조정할 수 있다.쪾SAR 접근 방식은 DUT의 아날로그 입력에서 램프보다는 DC 레벨을 제공한다.쪾피드백 루프의 DAC는 입력 전압의 분해능에 대한 한계를 갖는 단점이 있다.SAR 컨버터SAR 컨버터는 구식 chemist's balance와 같은 방식으로 동작한다. 한쪽은 알려지지 않은 입력 샘플이며, 다른 한쪽은 SAR/DAC 구성으로 생성된 최초의 비트이다(풀 스케일 출력의 절반에 해당하는 가장 중요한 비트). 알려지지 않은 비트가 1/2FSR보다 큰 경우 이 최초의 비트는 평형에 존재하고 1/4FSR로 증분된다. 알려지지 않은 비트가 더 작으면 비트가 제거되고 1/4FSR 비트로 대체된다. 그런 다음 SAR 컨버터는 이 절차를 N번 반복하여 원하는 출력 코드를 결정하고 MSB에서 LSB로 진행한다. N은 SAR 구성에서의 DAC의 분해능이며 각 비트는 1 바이너리 비트를 나타낸다.INL 및 DNL의 동적 성능 테스트ADC의 동적 비선형성을 평가하기 위해서는 풀 스케일 정현파 입력을 적용하고 전체 풀 파워 입력 대역폭에 대한 컨버터의 SNR(신호대 잡음비)을 측정할 수 있다. 이상적인 N비트 컨버터에 대한 이론상의 SNR(양자화 잡음에만 영항을 받으며 왜곡 없음)은 다음과 같다.SNR(in dB)=N*6.02+1.76이 성능 지수에는 글리치 효과, 적분 비선형성 및 샘플링 시간 불확실성이 포함된다. 일정한 주파수에서의 SNR 측정을 수행하고 신호 진폭의 함수로 추가 선형성 정보를 얻을 수 있다. 예를 들어 제로에서 풀스케일로 또는 그 반대로 전체 진폭 범위를 스위핑하면 소스 진폭이 컨버터의 풀 스케일 한도에 다다를 때 소스 신호로부터 큰 편차를 얻는다. 이러한 편차의 원인을 확인하기 위해서는 왜곡 효과 및 클록 불안정성을 제거하면서 스펙트럼 분석기를 사용하여 주파수 함수로 양자화 오차 신호를 분석해야 한다.다른 무수한 접근 방법도 고속 및 저속 데이터 컨버터의 정적 및 동적 INL 및 DNL을 테스트하는 데 사용할 수 있다. 이 애플리케이션 노트의 목적은 간단하지만 효율적이고 정확한 툴 및 기법을 사용하여 강력한 TOC(Typical Operating Characteristics)를 생성하는 과정을 좀 더 잘 이해하기 위함이다.

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이혜원 (webmaster@techworld.co.kr)

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