고속 나노미터 송수신기의 검증·확인·특성화 방법

알테라(Altera)의 아리아(Arria) 10 송수신기 물리(PHY) 계층 장치는 최대 96대의 송수신기를 제공해 최대 28.1Gbps의 데이터 속도를 지원하면서 통합된 고급 고속 아날로그 시그널 조절 장치 및 칩-칩, 칩-모듈, 뒤판 적용을 위한 클럭 데이터 복구 기술을 제공한다.

송수신기는 전력에 민감한 설계를 위해 저전력 모드를 지원하는데, 이 송수신기 물리 계층 아키텍처는 PLL, 클럭 네트워크, 송수신기 PHY IP를 포함하며 재설정 제어기, 동적 재구성, 프로토콜 특정 실행 세부 정보 등과 같은 기능을 지원한다. 그림 1은 송수신기 블록 다이어그램이다.

재구성이 가능한 고속 송수신기 설계 시 주요 과제 중 하나는 동작조건, 환경 및 공정조건 전반에서 최첨단 프로세스 노드의 회로 검증 및 확인 플로우라고 할 수 있다. 이 글에서는 회로 확인 과제에 대해 집중 조명하면서 이러한 과제를 해결하는 새로운 방법의 사용 결과를 설명하고자 한다.

회로 검증 과제

송수신기 아키텍처를 구성하는 고정밀 회로에는 VOC, PLL(Frac N 및 Interger-N 모드), ADC, CDR 등이 있다. 그림2는 정수 및 분수 주파수 합성을 모두 사용해 611Mbps에서 12.5Gbps까지의 데이터 속도를 지원한는 Frac-N PLL의 블록 다이어그램이다. 이 회로는 낮은 클럭 주파수를 생성하고 코어 클럭 네트워크를 유도하며 송수신기용 PLL을 전송하는데 사용된다.

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