LUCT 방법론, 알고리즘 및 툴

어떤 LUCT(Low Uncertainty Clock Tree, 불확실성이 낮은 클럭 트리)가 퍼스트-레벨 및 세컨드-레벨 클럭 트리인가?
시스템온칩(SoC)의 성능 차이는 주로 클럭 트리 설계 및 동일 조건에서의 설계 방식 선택에서 찾을 수 있다.
지금까지는 ASIC 클럭 트리 설계 시 상용화된 자동 클럭 트리 툴을 활용하여 실행 시간을 위한 예측 가능한 결과치를 얻고자 했다. 하지만 결과적으로 이것은 클럭 스큐(clock skew)와 삽입 지연(insertion delay) 측면에서는 좋지 않은 결과를 초래하여 높은 복잡성/주파수/크기 설계 시에는 전통적인 방식을 사용할 수가 없다.

불확실성이 낮은 클럭 트리(LUCT, Low Uncertainty Clock Tree) 설계 및 알고리즘은 SoC에 적용시, 전통적인 방식의 비효율성을 모두 해결할 수 있는 퍼스트-레벨(first-level) 클럭 트리의 물리적 정의와 관련된다.

이는 탑 레벨의 루트 클럭 넷(root clock net)부터 중간 클럭 넷 셋트까지 고품질의 균형잡힌 트리(balanced tree)이다. 목적은 칩 영역의 주요 부분에 중앙 PLL의 클럭 신호를 전달하는 것이다. 드 로렌티스(De Laurentiis)의 ‘다수의 클럭 싱크가 있는 SoC에서 클럭 트리 분배 방법의 최적화(Optimizing clock tree distribution in SoCs with multiple clock sinks)’ 논문에서는 LUCT 방법론 및 아키텍처에 대해 상세히 기술하고 규격 정의에서부터 레이아웃 합성에 이르는 관련 설계 플로우 단계를 제시하고 있다.

▲균형 트리(Balanced Tree)
- 길이 이퀄라이제이션(length equalization)을 통한 밸런싱 및 능동부하 매칭
- 차단 인식(Blockage Awareness)
- 신호화를 위한 상위 저저항 메탈 레이어
- 쉴딩(shielding) 및 기생 성분 매칭

▲광범위한 강도를 위한 강화된 주문형 셀 라이브러리

▲32/28 벌크, 28 FD-SOI 등, 여러 기술 및 후속 지원

▲블록 및 차단 배치 회피

▲P&R 환경과 풀 통합

LuCT 설계 플로우
LuCTgenKit를 사용한 설계 플로우는 4 단계로 도식화할 수 있으며 이 글의 나머지 부분에서 자세히 설명한다. 이는 특히 다수의 설계자들이 전체 프로젝트의 물리적 구현에 참여하는 설계 환경에서 복잡한 ASIC 설계를 용이하게 해준다. 일반적인 설계 조직에서 물리적 구현에 주요점은 데이터베이스 준비 과정과 규격 정의에 있는 반면 마지막 단계들은 전문 LuCT 엔지니어의 영역이다. 데이터베이스가 준비되고 규격이 정확하고 충분히 정의되면 전체 탑 레벨 클럭 트리(심지어 다수의 탑 레벨 클럭 트리 까지)의 실행 및 마무리 작업은 단 1명의 LuCT 설계자에 의해 1일 이내에 완료될 수 있다.

LuCT 툴
데이터베이스 준비

데이터베이스 준비는 플로어 플랜의 새니티(sanity) 확인, 전원 공급 그리드 형태의 애트리뷰트(read attributes) 확인, 더욱 향상된 클럭 라이브러리 연결 및 LuCT 구축 알고리즘과의 밀착 배치를 위한 P&R 툴 설치와 같은 주요 사항 체크 및 실행이 있다. 또한 이 단계에서는 구조화된 클럭 트리를 전압 강하 및 누화 내성(cross-talk immunity)에서 최상의 성능을 낼 수 있도록 하는 것이 매우 중요하며 이를 위해서는 현재 사용중인 기술을 사용해야 한다.

LuCT 규격

각 클럭을 종합하기 위해서는 다음과 같은 정보를 툴에 제공해야 한다:
▲기술 노드
▲주요 트리 스타트포인트(PLL)
- X 및 Y 좌표
▲주요 트리 엔드포인트
- 각 리프(leaf)의 X 및 Y 좌표
▲주파수 범위
▲공정, 전압, 온도 코너
▲클럭 셀 파라미터 선택 정보
GUI 인터페이스는 모든 필요 데이터를 입력하고 설계 방식 선택을 할 수 있도록 최적화되었다.

실행: LuCT 구축

LuCT규합을 위한 자동화 툴은 다음의 목표들과 연결되어 있다.
- 설계 규격
- 플로어 플랜 정보 (배치 차단, 배선 차단 포함)
- 파워 그리드
- 설계 및 레이아웃 규칙
- 넷리스트
- 레이아웃
- GUI
- 보고서
- 핸드 오프(Hand Off)

ST가 자체 개발한 알고리즘을 클럭 트리 토폴로지 생성에 사용할 수 있다. 이것은 균형 경로 길이(balanced paths length)와 이퀄라이제이션, 동질(homogenous) 와이어 배선에 기반하고 있다. 플로어플랜의 모델링 및 초기화와 경로 계산은 그래픽 기반 기능을 위한 Lemon C++ 라이브러리를 사용한다. 이는 다음과 같은 단계로 구성되어 있다.

- 그리드 생성: 플로어플랜으로부터 데이터를 판독한 후 장애물 모델(obstacles models)과 전원 형태 모델(power shapes models)이 생성된다. 이러한 모델들을 통해 전체 포인트(그리드)를 계산하여 LuCT 알고리즘에 따라 배치 및 배선(P&R) 공간 정의를 제시한다.

- 바이너리 트리 구성(Binary Tree Construction): ST가 자체 개발한 알고리즘을 사용하여 리프들을 짝을 지워 그룹을 만든다. 균등 통합 경로를 계산하여 장애물을 회피하여 통합 포인트(merging point)라고 하는 경로의 중간 포인트를 통해 각개 짝들을 통합 한다. 알고리즘은 단지 1개의 포인트(루트)가 획득될 때까지 새로운 리프들(통합 포인트)에 반복적으로 적용된다(그림 4~6 참고).

클럭 트리 구조가 생성되면 레이아웃 구현은 P&R(place and route) CAD 툴 스위트에서 스크립트 루틴에 의해 달성된다. 레이아웃 설정은 복수의 병렬 드라이버의 배치 및 전력-노이즈 고려 배치를 통해 고성능 배선/와이어링을 위한 일반적인 규칙을 통해 이루어진다. 바이너리 트리 아키텍처와 구성에 상당한 영향을 미치는 몇 가지 파라미터를 통해 알고리즘 조정이 이루어질 수 있다.

앞서 설명한 내용의 예는 다음과 같다:
▲자동 또는 수동으로 리프 커플(leaf couple)을 생성한다.
▲순수한 맨해튼 방식(Manhattan fashion)을 사용하거나 장애물을 고려해 거리를 계산한다.
▲라우팅된 회로의 방향을 알맞게 조정하여 구부러짐(bend)을 최소화한다.
▲각 라우팅 및 통합 단계에서 아크(arc)를 전체적으로 다시 맵핑하여 전체 전류단 단자의 중앙으로 통합 부분들을 조정한다.
▲장애물 강도와 관련하여 클럭 트리를 제시하여 스큐/삽입 지연 성능과 혼잡성 간에 절충한다.

예제 및 결과
그림 8은 28 FD-SOI 기술에서 LuCTgenKit를 사용하여 앞서 설명한 방법론을 적용한 사례를 나타낸 것이다. 1GHz 클럭 신호가 클럭 소스로부터 8개의 리프(leaf)로 분배되어 장애물을 방지하고 이것을 인지하는 스큐의 이퀄리제이션을 실행한다. 그림 9는 보다 상위 수준에서 커플들을 결합할 때 길이 이퀄리제이션이 수행되는 과정을 자세하게 설명한 것이다.

참고문헌
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