앞으로 세 번에 걸쳐 연재되는 이 글에서는 시스템 디자이너와 엔지니어, 관리자들이 SoC FPGA가 자신의 어플리케이션에 적합한 것인지, 적합하다면 어느 업체의 디바이스가 가장 적합할 것인지 판단할 때 유용하게 활용할 수 있도록 여러 항목에 걸쳐서 선택 기준이 되는 사항들을 설명하고자 한다.


자료제공 : 알테라(ALTERA)
www.altera.com

 

지난 호에서는 시스템 디자이너, 엔지니어와 관리자들을 위한 SoC FPGA의 종류와 각 애플리케이션과 비교 시의 이점, 시스템 성능 등에 대해 알아봤다. 이번 호에서는 시스템의 신뢰성과 유연성을 비롯한 Altera의 3세대 프로세서 로드맵에 대해 자세히 알아보고자 한다.

 


유연성

유연성은 많은 디자이너들이 FPGA를 이용하는 주된 이유 중 하나이다. 완벽하게 프로그램 가능한 SoC는 설계 유연성을 시스템 차원으로까지 확대하고 있다. 이장에서는 이와 관련해서 SoC FPGA를 선택할 때 고려해야 하는 세 가지 아키텍처 요소에 대해서 설명한다.

- 프로세서부트및 FPGA 구성옵션
- 온칩 FPGA 인터페이스
- 공통적패키지풋프린트

프로세서 부트 및 FPGA 구성 시의 다양한 옵션
유연성을 필요로 하는 것은 부트 단계에서부터 시작된다. 그림 8에서 보듯이 SoC FPGA는 프로세서를 부팅하고 FPGA를 구성할 때 세 가지 옵션이 가능하다.

▲ 8

모든 SoC FPGA는 프로세서와 유사한 “CPU first”기법을 지원한다. 이 기법은 프로세서를 먼저 부팅하고 소프트웨어 제어 하에 FPGA를 구성하는 것이다. 이 모드는 정상적인 프로세서 부트와 마찬가지로 동작 하는데, 다만 프로세서가 FPGA를 대형의 “주변장치”로서 구성한다.

이 모드의 장점은 프로세서를 먼저 소생시키는 전통적인 방법을 따르고 있으며 기존의 부트코드를 편리하게 이전할 수 있다는 것이다. 이 기법의 단점이 될 수 있는 것은 시스템이 구성시간이 제약적이면 프로세서가 부트하는 동안의 지연시간을 허용하지 못한다는 것이다. 아니면 프로세서가 부팅하는 동안에 FPGA가 형편 되는대로 기능들을 수행할 수 있다.

두 번째 방법은 FPGA를 먼저 구성하고서 FPGA 로직을 통해서 CPU를 부팅하는 것이다. 이 방법을 활용할 수 있는 한 가지 사례는 FPGA를 시스템을 검사하고 확실한 지 확인한 다음에 프로세서가 부팅하도록 하는 것을 들 수 있으며 그밖에 다양한 보안부트모드에 이용 할 수 있다. 또 다른 활용 예는 FPGA를 이용해서 커스텀 백플레인을 실행하도록 하고 그다음에 이를 이용해서 프로세서를 부팅하는 것이다.

세 번째 방법은 프로세서 부트와 FPGA 구성이 전적으로 독립적으로 이루어지는 것이다. 이 예에서는 프로세서가 자신의 플래시 메모리 소스 중의 하나를 이용해서 부트하고 있다.  이와 독립적으로 FPGA는 자신의 데이터 소스 중의 하나를 이용해서 구성한다. 그럼으로써 가장 빠르게는 13ms로 FPGA 서브시스템이 매우 빠르게 구성하고 PCI Express?(PCIe?) 인터페이스로 하여금 FPGA의 나머지 부분을 구성하도록 할 수 있다.

▲ 표13

표 13은 두 SoC FPGA가 어떠한 부트모드들을 지원하는지 보여준다. 현재로서 Altera SoC FPGA는 이들 세 옵션 모두를 지원하도록 설계된 유일한 ARM Cortex-A9 프로세서기반 SoC FPGA이다.


다중 부트 이미지

많은 SoC 개발자들은 자신의 부트이미지를 쿼드 SPI 플래시에 저장하는 것을 선호한다. 이것은 이 기술이 근원적으로 신뢰성이 뛰어나고 (NOR 기술), 비교적 비용이 저렴하고, 최소한의 I/O를 필요로 하기 때문이다. 프로세서가 FPGA를 구성해야하는 시스템에서는 플래시부트 이미지로 다음과 같은 하드웨어 및 소프트웨어 컨텐츠를 포함한다.

- CPU 부트코드
- 운영체제(OS) / 실시간운영체제(RTOS)
- 애플리케이션 코드 및 데이터
- FPGA 구성

많은 경우에 다중의 “부트이미지”가 바람직하다. 하나는 공장 디폴트 이미지를 저장하는 것이고, 최소한 하나는 시스템 업데이트를 저장하는 것이다. 업데이트를 적절히 로드하지 못하는 경우를 대비해서 공장디폴트 이미지를 항상 저장하고 있다. 그러면 시스템이 자동으로알려진 양호한 이미지로 돌아간 다음에 업데이트를 재시도 할 수 있다.

표 14에서는 “최소(minimal)” 및 “상당한(substantial)” 소프트웨어 요구량이라고 했을 때의 전체적인 부트이미지예 측량과 낮은, 중간, 높은 FPGA 밀도일 때의 하드웨어 이미지 예측량을 보여주고 있다.

쿼드 SPI 소자와 관련해서 선택한 SoC업체에 따라서 필요한 저장량이 문제가 될 수있다.  Altera는 최대 4GB 어드레스 범위와 최대 4칩 선택을 지원하는 쿼드 SPI 인터페이스를 제공한다. B 업체의 쿼드 SPI는 16MB 어드레스 범위와 최대 2칩 선택을 지원하므로 총 부트이미지 크기를 32MB로 제한한다.

▲ 표14

이 표에서 보듯 Altera SoC FPGA는 다중의 대형 부트이미지를 지원할 수 있다. B 업체의 SoC FPGA는 처리할 수 있는 부트이미지의 크기와 수 모두에 있어서 제한적이다. 이 들 예측량은 최대 쿼드 SPI 디바이스 크기가 1Gb(128MB)라고 가정했을 때이다.



온칩 FPGA 인터페이스

유연성은 더 나아가서 온칩 FPGA 인터페이스에서도 필요로 한다. 어떤 경우에는 애플리케이션이 풍부한 기능성의 표준기반인터페이스를 필요로 하고, 또 어떤 경우에는 좀 더 단순하거나 맞춤화된 인터페이스로 충분할 수 있다.

향상된 기능을 필요로 하는 애플리케이션에 이용하도록 SoC FPGA는 ARM의 AXI를 이용해서 프로세서, 하드주변장치, FPGA 로직을 접속한다. AXI 표준은 검증된 산업표준을 이용해서 속도가 빠르고 폭이 넓은 인터페이스를 제공한다.

하지만 IP 코어들이 AXI의 풍부한 기능을 전부 필요로 하는 것이 아니라면 어떻게 해야 할 것인가? 이 스펙트럼의 한쪽 극단에서는 맞춤화된 1000-와이어 인터페이스를 필요로 할 수도 있고, 또 다른 한쪽 극단에서는 LED를 깜빡이거나 스위치를 읽기 위해서 단일와이어만을 필요로 할 수있다.

이와 같은 다양성에 대한 요구를 충족할 수 있도록 Altera SoC FPGA는 AXI 인터페이스와더불어서 Avalon? Memory-Mapped 인터페이스와 Avalon Streaming 인터페이스를 지원한다. 이러한 여러 유형의 Altera 인터페이스 표준을 제공하므로 좀 덜 까다로운 기능이나 기타 특정한 기능에 따라서 적합한 것을 이용할 수 있다.

그러므로 IP 디자이너가 각각의 기능에 적합한 인터페이스를 선택할 수 있다. 그럼으로써 기존 Altera FPGA 고객들이 AXI가 유용하지 않은 IP에 무리하게 AXI로 이전할 필요없이 이들 인터페이스로 구현된 IP를 계속해서 이용할 수 있다.



공통적 풋프린트 밀도/트랜시버/기능 이전

공통적 패키지 풋프린트는 설계, 개발, 구현 시에 추가적인 유연성을 가능하게 한다. 그림 9에서 보여주고 있듯이 Altera는 동일패키지 풋프린트로 다양한 게이트밀도를 제공함으로써 개발자들이 이들 디바이스 간에 디자인을 편리하게 이전할 수 있도록 한다.

▲ 9

뿐만 아니라 개발자들은 공통적 패키지 풋프린트로 트랜시버를 통합하거나 통합하지 않은 디바이스들 간에 디자인을 이전할 수 있다. 여기서 더 나아가서 비용을 추가적으로 더 낮출 수 있도록 하는 점으로서 트랜시버를 포함하지 않는 제품버전은 듀얼코어 프로세서 또는 단일코 어프로세서를 이용할 수 있다. 이러한 다양한 옵션들을 제공함으로써 단일한 PCB(printed circuit board) 플랫폼으로 각기 다른 다양한 비용 및 기능성 목표를 충족할 수 있다.




시스템 비용

오늘날 출하되고 있는 거의 모든 시스템은 비용에 대한 압박이 갈수록 높아지고 있다. SoC FPGA는 향상된 기능성을 제공하는 새로운 혁신적인 제품이며, Altera의 SoC FPGA는 부품 비용과 시스템 비용 모두를 염두에 두고 설계되었다. 단일 SoC FPGA를 이용함으로써 이를 이용해서 대체하는 부품들 비용을 최고 50퍼센트까지 낮출 수 있으며 마찬가지로 시스템 비용 또한 낮출 수 있다.

SoC FPGA의 비용을 평가할 때는 다음 세 가지 측면을 살펴야한다.

- SoC로 해당 기능들을 얼마나 많이 통합하고 있는가?
- 애플리케이션이 고속 트랜시버를 필요로 하는가? 그렇다면 얼마나 많이 필요로 하는가?
- 관련 전원장치 비용은 얼마인가?



통합 수준

SoC FPGA 솔루션이 얼마나 통합적인가? 애플리케이션에 따라서 단일SoC FPGA가 프로세서, 이의 모든주변장치, 다중의 DSP, 풍부한 온칩 메모리, 고속트랜시버, 클록관리, 다수의 커스텀 로직을 포함하고 있을 수 있다. 어느 경우를 막론하고 다음과 같은 질문들에 대해서 대답하고 검토해야 한다.

- 단일코어 버전과 듀얼코어 프로세서 버전을 제공하는가?
- ARM 프로세서 코어와 함께 어떤 주변장치들을 통합하고 있는가?
- 얼마나 많은 하드메모리 컨트롤러를 제공하는가?
- PLL(phased-lock loop)을 통합하고 있는가?
- 구성옵션을 이용해서 비용을 절약할 수 있는 여지가 있는가?
- SoC FPGA가 FPGA 애플리케이션에 이용하도록 하드메모리 컨트롤러를 포함하고 있는가?
- 공통적 패키지 풋프린트를 제공함으로써 플랫폼 비용 최적화를 가능하게 하는가?



고속 트랜시버

고속 트랜시버는 디자인비용에 중대하게 영향을 미칠 수 있는 또다른 중요한 기능이다. Altera SoC FPGA는 모든 제품라인에 걸쳐서 고속 트랜시버 옵션을 포함하고 있다.

좀 더 구체적으로 말해서 가장 대형크기의 포괄적기능의 디바이스 제품뿐만 아니라 로우엔드의 엔트리 레벨디바이스 역시도 고속 트랜시버를 옵션으로 이용할 수 있다. 고속 트랜시버는 PCIe같은 애플리케이션에 매우 중요하다. 그렇지 않으면 외부적인 인터페이스 소자를 필요로 하는데 그러면 시스템 BOM(bill of material)을 증가시킨다.

이와는 반대로 일부 임베디드 디자인은 고속 트랜시버를 필요로 하지 않을 수 있으며 Altera는 SoC FPGA 부품비용을 낮출 수 있도록 고속 트랜시버를 포함하지 않는 SoC FPGA 제품버전 또한 제공하고 있다.



전원장치 비용

필요한 전압레일의 수와 용량은 해당 디자인의 비용과 복잡성에 크게 영향을 미친다. 모든SoC FPGA는 다중의 전압레일을 필요로 하나 어떤 디바이스는 더 많은 수를 필요로 할 수 있고 또 어떤 디바이스는 더 적은 수를 필요로 할 수 있다.

뿐만 아니라 어떤 SoC FPGA는 엄격한 파워-온 및 파워-오프 시퀀싱 제어를 필요로 함으로써 좀 더 정교한 그러므로 더 비싼 전원장치를 필요로 할 수 있다. 실제적으로 다양하게 발생될 수 있는 전력손실 조건들 때문에 파워-오프 시퀀싱이 까다로울 수 있다.

이상적으로는 파워-온 또는 파워-오프조건을 피하는 것이 최선책이다. 특히 이러한 조건이 빈번할수록 디바이스의 장기적 신뢰성에 영향을 미친다고 할 때는 더더욱 그렇다. Altera  SoC FPGA는 어떠한 파워-온 또는 파워-오프 시퀀싱 요구를 적용하지 않는다(표 16참조).

▲ alt="0011(표16)"

 

전력

전력 절감이 많은 디자인에서 갈수록 더 중요한 요인이 되고있다. SoC FPGA 디바이스를 선택할 때는 전력과 관련해서 다음과 같은 세 가지 중요한 측면을 고려해야 한다

- 통합
- 절전모드
- 파워-온/파워-오프시퀀싱 요구


통합을 통한 전력 절감

그림 10에서 보듯 프로세서와 FPGA 소자를 단일 SoC FPGA로 통합하는 것만으로 시스템전력을 10퍼센트에서 최고 30퍼센트까지 낮출 수 있다. 흔히 높은 전압으로 부품들 간에 신호를 전달하는 I/O가 애플리케이션에서 많은 전력을 소모하는 기능들 중의 하나이다.

▲ 10

앞에서 “DDR 메모리 컨트롤러 성능”부분에서 언급했듯이 좀 더 지능적인 메모리 컨트롤러를 이용함으로써 전력을 절약할 수 있다. 이러한 지능적인 메모리 컨트롤러는 데이터를 더욱 더 효율적으로 전송할 수 있으므로 메모리 대역폭을 희생하지 않으면서 더 낮은 클록 주파수로 동작할 수 있다.

예를 들어서 그림 5에서 살펴본 바와 같이 지능적인 메모리 컨트롤러를 이용함으로써 400MHz DDR3이 전통적인 메모리 컨트롤러를 이용했을 때의 533MHz DDR3과 동등하거나 더 우수한 성능을 달성 할 수있다. 이와 같이 효율은 향상시키고 클록레이트는 낮춤으로써 시스템 전력예산을 절약할 수 있다.


절전모드

SoC FPGA는 전력을 절약할 수 있는 다양한 절전기능들을 제공한다. 이들 디바이스에서는 상당부분의 전력이 FPGA 부분에서 소모되므로 프로세서 시스템과 FPGA가 각기 별도의 전원플레인을 이용하도록 해야한다. 그런 다음에는 전력을 절약하기 위해서 프로세서가 소프트웨어제어를 통해서 FPGA를 저전력 모드로 전환시킬 수 있다.

뿐만 아니라 프로세서는 다음과 같은 절전기능들을 제어할 수 있다

- 현재 사용되지 않는 기능의 클록을 턴오프한다.
- PLL 및 클록 분할기제어를 설정하고 현재 프로세싱 필요에 따라서 클록주파수를 조절한다.
- 프로세서를 사용 가능한 슬립모드중의 하나로 전환하고 이후에 인터럽트를 이용해서 프로세서를 기동한다.
- DDR 메모리 컨트롤러를 저전력 모드 중의 하나로 전환한다.


파워-온/파워-오프 시퀀싱 요구

디바이스 신뢰성을 유지하거나 특정한 파워업 상태를 보장하기 위해서 실리콘 회사들은 표 17에서 설명하고 있는 것과 같은 특정한 파워-온 및 파워-오프 시퀀싱 요구를 적용하고 있다.

파워-온 시퀀싱 요구는 상당히 일반화 되었으나 파워-오프 시퀀싱은 디바이스를 보호하기 위한 수단으로 매우 드물게 이용되고 있다. 이를 달성하기 위해서는 전원장치로 추가적인 회로를 추가해야하며 그렇지 않으면 시스템 제조업체가 장기적인 신뢰성 문제에 직면할 수 있다.

파워-오프 시퀀싱 요구를 적용하는 디바이스는 개별 전원레일에 결함이 발생하고 그럼으로써 지정된 요구를 위반하는 일이 발생하지 않도록 주의를 기울여야 한다. 그러기 위해서는 레일을 모니터링하기 위해 상당한 아날로그회로를 필요로 하며 적합한 보호회로를 추가해야 한다. 파워-오프 시퀀스가 적절히이루어지도록 하기 위해서는 또한 충분한 에너지를 공급해야한다.

Altera SoC FPGA는 내부 디바이스 보호가 이루어지도록 설계됨으로써 어떠한 순서의 파워-온 또는 파워-오프 시퀀싱이나 허용 가능하다. Altera에서는 권장 파워-온 시퀀스를 제공하고 있는데 이것은 다만 시스템 전원장치 디자이너가 비용을 최소화할 수 있도록 돕기 위한 것일 뿐이며 신뢰성과는 무관한 것이다.

다른 SoC FPGA 업체들은 파워-온 및 파워-오프 시퀀싱을 요구하며 이를 반복적으로 어기면 디바이스로 장기적인 신뢰성 문제를 야기할 수 있다. Altera SoC FPGA는 I/O를 3상태로 작동하도록 보장함으로써 어떠한 보드 레벨 드라이버 경쟁을 피할수 있도록 한다. 다른 SoC FPGA 업체들은 파워-온 시퀀싱 요구를 위반하면 이 기능을 보장하지 못한다.

뿐만 아니라 Altera SoC FPGA는 “핫소켓팅(hot socketing)”을 지원한다. 이것은 보드가 전원이 이미 켜진상태에서 디바이스를 삽입할 수 있는 것이다. 이 기능은 다른 SoC FPGA 업체들은 제공하지 않는 것이다.

▲ alt="0012(표17)"




향후 로드맵

새로운 프로세서 아키텍처를 선택하는 것은 매우 중대한 의사결정이다. 해당 업체의 제품 로드맵이 향후 애플리케이션 요구를 충족할 것인지, 시스템 차별화를 가능하게 할 것인지,  장기적으로 시스템 측면의 경쟁우위를 제공할 것인지 신중하게 검토해야 한다.

또한 대대적인 소프트웨어 투자를 필요로 한다는 점을 고려했을 때 소프트웨어 베이스를 향후 세대로 편리하게 이전할 수 있을 것인지 고려해야 한다. 그러므로 SoC업체가 자사의 차세대 제품을 어떻게 선전하고 있는지 뿐만 아니라 다음과 같은 질문들 또한 살펴보아야 한다.

- 이 제품라인에 어느정도 투자를 하고 있는가?
- 향후에 내 시스템 디자인으로 어떻게 경쟁우위를 달성 하도록 할 것인가?
- 툴 로드맵은 어떻게 이루어져 있는가?


Altera의 3세대 프로세서 로드맵

SoC FPGA를 이용하고자 하는 애플리케이션(통신인프라, 산업용, 자동차, 고성능컴퓨팅, 군용, 항공우주, 의료용, 다기능프린터, 기타)에 따라서 프로세싱 요구와 필요를 충족하도록 하기 위해서 Altera는 그림 11에서 보는 것과 같이 3세대 프로세서 로드맵을 개발하고 있다.

이 로드맵은 이 글에서 주로 다루고 있는 28nm Cyclone V와 Arria V SoC FPGA에서부터 시작된다. 20nm에 이르러서 2세대인 Arria 10 SoC FPGA 프로세서 서브시스템은 이전 세대와 마찬가지로 듀얼코어 ARM Cortex-A9 MP Core 프로세서를 포함한다.

듀얼코어 ARM A9으로 소프트웨어 호환성을 유지하므로 소프트웨어 이전을 용이하게 하며  20nm 프로세스 기술을 이용함으로써 1세대에 비해서 87퍼센트의 프로세서 성능 향상을 달성한다.

▲ 11

2세대에서는 또한 보안성과 메모리 지원 등의 측면에서 향상 기능들을 추가하고 있다. 3세대 SoC FPGA 프로세서 서브시스템은 Stratix 10 SoC FPGA로 쿼드코어 ARM Cortex-A53 프로세서를 채택함으로써 하이엔드 제품의 한계를 한차원 끌어올리고 있다.

64비트 A53은 상당한 성능 향상을 추가하는 한편 여전히 전력을 고려하도록 설계되었다.  필요하다면 4개 코어 중에서 2개를 32비트모드로 실행함으로써 2세대 소프트웨어와 호환성을 유지할 수 있으며 나머지 2개 코어는 64비트로 새로운 애플리케이션들을 실행할 수 있다.



토대적인 실리콘 프로세스 기술
 
모든 실리콘 소자 로드맵의 토대적인 기술은 실리콘 프로세스 기술이다. 오늘날 대부분의 SoC FPGA는 28nm 실리콘 프로세스를 이용해서 제조된다. 프로세스 기술에 있어서 한차원 진보된 차세대 기술이 FinFET기술이다.



FinFET 기술

FinFET 트랜지스터는 그림 12에서 보는 것처럼 채널을 측면이 바닥으로 가도록 세움으로써 2차원 디자인에서 3차원 디자인으로 전환함으로써 반도체산업에 일대 변화를 가져올 것으로 기대되는 기술이다.

▲ 12
▲ 13


이 새로운 구조를 이용함으로써 이점은 밀도를 높이고, 누설을 낮추고, 동적전력을 낮출 수 있다는 것이다. 그림 13에서 보듯이 “Tri-Gate”라고 불리는 Intel의 이 3차원 FinFET 디자인은 기존의 2차원 평면기술에 비해서 누설전류를 수분의 일로 낮출 수 있다.


FinFET기술은 Intel이 주도하고 있는 기술이다. Intel의 1세대 기술은 22nm였고, 이제 14nm로 2세대 기술인 “Tri-Gate” 기술로 옮겨지고 있다. Altera SoC FPGA는 14nm 프로세스 노드에서 Tri-Gate 기술을 적용할 계획이다.



툴 로드맵

디버그 및 개발툴과 관련해서 Altera는 ARM과 장기적이며 전략적인 협력관계를 구축하고 있다. 2012년에 두 회사는 전례가 없는 계약을 체결하고 이에 따라서 Altera SoC FPGA에이용하도록 FPGA 적응식 디버그 기능을 제공하는 ARM DS-5™ 임베디드 소프트웨어개발툴 키트를 공동으로 개발하였다.

ARM Development Studio 5(DS-5) Altera Edition Toolkit이라고 하는 이 툴키트는  Altera SoC FPGA로 통합되어 있는 듀얼코어 CPU 서브시스템과 FPGA 패브릭 사이에 놓인 디버깅 장벽을 제거하였다.
ARM 아키텍처에 이용하도록 가장 진화된 멀티코어 디버거에 FPGA에 들어있는 로직에 따라서 적응할 수 있는 능력을 결합한 이 새로운 툴키트는 임베디드 소프트웨어 개발자들을 위해서 표준적 DS-5 사용자 인터페이스를 통해서 유례없이 뛰어난 전체 칩 가시성과 제어를 가능하게 한다.

이 협력관계는 앞으로도 계속해서 Stratix 10 SoC FPGA를 비롯한  Altera의 향후 실리콘 로드맵으로 FPGA 적응식 디버깅을 확대하도록 기능과 성능을 지속적으로 향상시킬 것이다.

이러한 노력들과 더불어서 또한 Altera는 FPGA로 OpenCL™표준을 도입함으로써 오늘날 다른 하드웨어 아키텍처(CPU, GPU 등)와 비교해서 훨씬 더 낮은 전력으로 훨씬 더 높은 성능을 달성하도록 하고있다.

OpenCL은 ANSI C 언어와 추가적인 확장기능들을 이용함으로써 OpenCL표준을 이용한 이종 FPGA 기반시스템은 Verilog나 VHDL 같은 하위수준 HDL(hardware description language)를 이용하는 기존의 FPGA 개발과 비교해서 개발시간을 단축하고 출시시간을 훨씬 앞당길 수 있다.

Altera는 2010년에 The Khronos Group에 가입했으며 조만간 도입 예정인 OpenCL 2.0  표준규격에 적극적으로 참여하고 있다. Altera는 SDK for OpenCL이라고 하는 개발키트를 제공하고 있으며 이 개발키트는 OpenCL코드를 HDL로 컴파일할 수 있는 컴파일러를 제공한다.

이 컴파일러가 커널코드를 취하고 프로그래망 파일을 생성한다. 그런 다음 이 프로그래밍 파일을 FPGA로 다운로드하면 하드웨어 가속화나 여타 기능들을 실행할 수있다.
 


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