컨퍼런스

DAC2006에는 2001년 DAC 이래 가장 많은 방문객에 몰렸다. 전체 등록자 수는 11,352명으로, 3,231명이 컨퍼런스 등록, 3,421명이 전시회 등록, 4,700명이 전시자와 기타 방문객이었다.DAC2006의 특징은 소비전력 문제보다 ESL 등 소프트 개발 분야의 학회 발표·패널이 훨씬 많아졌다는 것이다. 최근 IC 설계의 평균 개발 비용은 1000만 달러~2000만 달러로 수년간 고정돼 있다. EDA 툴과 설계팀 체제 만들기가 진보한 덕분에 하드웨어 개발 비용에도 제동이 걸린 상태다. 그러나 소프트웨어 개발의 비용과 버그, 리콜 등의 문제가 최근 급격히 증가하고 있다. IC 설계자에 비해 임베디드 소프트웨어 개발자의 생산성도 거의 향상돼 있지 않다. ESL에 의해 무엇이 어떻게 해결될 수 있을지 마저 아직 정해져 있지 않다. 다만 그 방향성은 흔들리지 않을 것이다. ESL 분야에서는 새로운 회사가 많이 등장하고 있는데 흥미로운 것은 모두 2005년 이전에 설립된 것이라는 점이다. 제대로 된 발전은 2007년 이후일지도 모른다.엔지니어도 마케팅적 사고 필요Joe Costello(Cadence의 전 CEO)는 기조연설에서 엔지니어에게 마케팅적인 사고를 가질 필요성을 호소했다. 정체되고 있는 EDA 업계의 미래를 위해서는 반드시 새로운 사고방식, 새로운 비즈니스 모델을 모색해야 한다. 투자가들도 이제는 혁신적인 기업이 나올 것이라고 기대하지 않는다. 업계 자신이 변할 필요가 있는 것이다. Joe Costello는 또한 대기업이 신생기업(start-up)의 유통을 담당하는 구조와 EDA에 가까운 분야로 진출하는 것들을 제안하였다.DAC 2006의 주요 테마는 ESL과 DFM개리 스미스(Gary Smith, Gartner/Dataquest EDA 애널리스트)는 이번 DAC에서 ESL과 DFM(레이아웃을 포함한 양산 문제를 추적하는 분야)이 주요 테마라고 확언했다. 이들은 RTL계의 툴을 일용상품화 하고 있어 신규 기술성이 없는 데다 툴이 안정될 때까지의 개발비가 늘어서 가격적으로 전혀 경쟁력이 없는 상태다. ESL 분야에서는 하드웨어의 검증 등에 이목이 모아지고 있지만 사실 더 큰 문제는 소프트웨어 개발에 있다. 따라서 멀티코어나 여러 코어에서 프로그래밍이 가장 중요하다고 Gary Smith는 말했다. 임베디드 소프트웨어계 툴의 벤더는 폰노이만 머신(von Neumann machine, 순차 처리 컴퓨터)적인 발상밖에 없으며 시리얼로 밖에 사물을 생각하고 있지 않다. 한편 하드웨어는 원래 병렬 처리가 많은 분야다. 이 점에 대해서는 하드웨어계 EDA 벤더가 멀티코어에 대한 프로그래밍이나 시스템 설계 문제를 해결해야만 한다. 이 주장은 Joe Costello의 ‘EDA에 가까운 분야로의 진출’과도 일치한다.확실히 SoC가 되는 하나의 칩에 몇 개의 코어가 존재하는 멀티코어프로젝트가 늘고 있다. 물론 보드 레벨에서도 여러 개의 프로세서가 복잡하게 병렬처리 되는 제품이 당연시 되고 있다. 스미스씨는 ESL 분야는 하드웨어 설계 분야보다 병렬처리를 이해하는 소프트웨어 컴파일러(Concurrent Software Compiler) 분야가 가장 핵심적인 기술이 될 것으로 생각하고 있다. 실제로 소비전력 문제도, 동작주파수를 떨어뜨려 멀티코어로 어프로치 하는 케이스가 늘고 있다(인텔 등).ESL 내제 툴EU에서는 올바른 논리방식을 가진 완성도 높은 ESL 툴이 공급되고 있지 않다고 판단한 회사가 많아서, SystemC의 개방성을 크게 환영하며 사내제 툴로 돌아오는 회사가 늘고 있다고 보고되고 있다. 실제로 필립스의 발표에 의하면 믹스시그널계의 내제툴은 100종류가 있으며 ESL계는 130종류 이상 존재하여 현재 사내에서 여러 가지 개발 프로젝트에 이용되고 있다고 한다.ST마이크로에서도 비슷한 움직임이 있어, SystemC를 이용한 내제툴, 특히 트랜스액션(transactions) 모델을 좁고 엄밀하게 정의한 내제 사양으로 시스템 설계를 하고 있다는 보고가 있다.ESL 킬러 애플리케이션MathWorks(MATLAB)와 같은 최종제품을 의식한 모델링 환경·통합 환경도 언급되었다. 얼마 전만 해도 자동차 산업은 EDA에 흥미가 없었으나 최근에는 MathWorks가 많이 이용되고 있다. Gary Smith는 상위 수준의 모델에서 실제로 일렉트로닉스, 기계계로 나누어서 더욱 개발을 진행시키는 환경이 최종적인 ESL의 모습이라고 말했다. 현재와 같은 포인트 툴이 앞으로도 증가하여 통합되기까지는 10년 정도 걸릴 것으로 예상된다. 2008년경에는 ESL의 리더가 되는 기업이 나타날지도 모른다.앞으로의 EDA 사업의 동향앞으로 EDA 업계의 성장은 ESK과 DFM 분야로 한정되므로 다른 시장을 모색하지 않으면 업계로써 쇠퇴할 가능성이 우려되고 있다. 스미스씨가 하나의 아이디어로 제시한 것은 앞서 말한 멀티코어 반응을 협력하여 좀 더 시스템에 의한 개발을 하는 것이다.또한, 보드 설계·프로그래밍을 하는 엔지니어도 포함하여 툴을 개발해야 한다고 주장하였다. 북미, EU, 일본 외의 마켓에서 브라질이나 동유럽 등 앞으로 일렉트로닉스에 종사하고 있는 엔지니어를 대상으로 한 제조도 빼 놓을 수 없는 일이다. 중국이 IC 설계의 위협이 될 것이라고 하지만 실제로는 아직 그렇지 않으며, IC 설계의 전문가(프로)는 4,000명으로 추정되고 나머지는 다른 분야의 일렉트로닉스 엔지니어라고 말하고 있다. 그가 가장 흥미를 가진 벤더는 Imperas(ESL multi-core)다.그 외의 ESL 분야로는 다음과 같은 벤더가 있다.Mentor Graphics Corp. ESL co-verificationCalypto Design Systems, Inc ESL formal verificationForte Design Systems ESL synthesisBluespec, Inc ESL synthesisTenision ESL modelsMathWorks, Inc. ESL System design automation그 외에도 ARM, CoWare, Summit, VaST, Synopsys /Virtio도 볼 가치가 있다고 발표했다.기타, 레이아웃 분야는 다음과 같다.Javelin Design Automation, Inc Silicon virtual prototypeCadence Design Systems, Inc Custom layoutMagma Design Automation, Inc ASIC layoutSierra Design Automation, Inc ASIC layoutPulsic Ltd. Custom layoutDFM 분야에서는 Blaze DFM이 가장 중시됐다.Blaze DMF, Inc.Aprio Technologies, Inc.Brion TechnologiesClear Shape Technologies, Inc.KLA-Tencor Corp.Ponte Solution, IncPrediction Software Ltd.다음은 소비전력과 열분해 분야의 벤더이다.proficient Design LLC Power optimizationApache Design Solution, Inc Thermal analysisArchPro Design Automation Inc Power optimizationGolden Gate Technology, Inc Power optimization투자가의 견해EDA 업계는 40억 달러 정도의 규모를 수년간 유지하고 있으며 크게 신장될 분위기는 없다. 이에 따라 패널에서는 앞으로 어떠한 투자가 이루어 질 것인지, 또 새로운 창업이 있을지에 대해 논의됐다.우선, 대기업의 비즈니스모델이 크게 비판됐다. 경합을 차단하기 위해 플렉스 라이선스(카페테리아 방식)로 라이선스비를 청구하는 것이 당연하다. 하지만 실제로는 라이선스비의 대폭적인 가격인하로 인하여 대기업에만 유리한 시스템을 구축하고 말았다. 타임베이스 라이선스가 보급되어 매년 EDA 유저는 ‘자릿세’를 내고 있다. 새로 창업하는 EDA 벤더는 이 같은 가격 경쟁에 칼을 뽑아보지도 못한 채 새로운 기술을 육성할 토대를 빼앗기고 있다.또한 EDA 비즈니스는 투자가 입장에서 보면 이전보다 매력이 있는 업계도 아니어서, 업계가 변하지 않으면 자금도 이어지지 않을 것이다. 업계에서 새로운 비즈니스 모델을 적극적으로 검토하지 않으면 신규 참가도 줄어들어, 앞으로도 40억 달러의 시장수요를 서로 빼앗는 것만으로 경쟁이 이루어질 전망이다. 최근 2년 동안 기업매수가 줄었는데, 2007~2008년에 걸쳐 업계통합·개편 조짐 등의 움직임이 있을 것으로 생각된다.EDA 업계를 바꿔갈 몇 가지 조언으로는, 툴 가격을 artisan이나 ARM과 같이 로열티나 인센티브 기반으로 할 것. 특히 DFM 등 실제로 수율에 영향을 미치는 분야에서는 툴의 단가도 고가이며, 실제로 목표가 되는 목적이 명확해지므로 유저에게도 받아들여지기 쉬울 것이라는 의견이 있었다. 그러나 ASIC 벤더에는 로열티에 관해 강한 거부반응이 뿌리깊은 거부반응이 있다. EDA의 유통 비용이 실제 툴 개발보다도 더 많이 들고 창업할 때마다 유통 인프라(영업맨, FAE)를 설치해야 하므로 스크랩&빌드가 반복되어 자금 낭비라는 것이다. 대기업이 출판사와 같은 역할을 하여 신생기업의 제품을 유통시키는 구조가 필요하다는 제안도 있었다. 실제로 엔터프라이즈 소프트웨어 분야에서는 이러한 방식이 실행되고 있으므로 EDA에서도 불가능하기만 한 것은 아닐 것이다.SystemC, SystemVerilog 동향OSCI Technology SymposiumSystemC2.2 및 SCV1.0p2가 DAC 직전에 발표(release)됐다. SystemC2.2는 리뷰용 버전으로 정식판은 2005년 9월경에 나왔다. SCV는 최근 업데이트가 없어, SystemC2.1 이후 패치를 설치하지 않으면 인스톨 할 수 없었다. 이번의 SCV 발표에서는 이 점이 변경됐다.쪾 IEEE16662005년 12월에 승인되어, IEEE가 표준화됐다. 이번에는 IEEE와 OSCI의 SystemC 개발, TLM 등의 규정, 모델링(Modeling) 설계 등 각 분야의 역할을 설명했다.쪾 TLM2005년에 1.0을 발표했는데 앞으로 9월에 2.0 리뷰를 개시하고 2007년 DATE(EuroDAC) 에서, 후보를 발표(candidate release)하여, 2007 DAC에서 공개 발표(official releadse) 할 예정이다. 2005년 발표 이후 PV(programer’s view, 읽기, 쓰기 등의 관수에 의한 블로킹, 언타임드 등 액세스)라는 단어가 정착됐다. 이번 발표에서는 Programer’s View(PV), Programer’s View Timing(PVT), Interrupt Modeling 등의 정의를 내렸다. TLM2.0에서는 메모리/레지스터 모델링(Memory/Resister Modeling)과 메모리 맵 서비스(Mamory Map Services)와 SystemVerilog의 TLM API 레벨에서의 링크가 고려되고 있다. 필립스, ST 마이크로, 일본의 여러 회사들은 OSCI TLM을 기반으로 해야 한다고 생각하고 있으며 서서히 TLM 표준화가 만들어 지고 있다. 그러나 TLM 위원회에는 동작 합성의 입장을 가진 사람이 참가하지 않아, TLM은 그대로 동작 합성에 적용할 수 없는 사양이 되고 있다. TLM2.0의 발표를 기다려야 하지만 동작 합성에 적용할 수 없는 사양이 늘어 가는 점이 걱정된다.쪾 Synthesis서브세트의 드래프트(draft)가 유망하다고 발표했다. 동작합성 위원회에는 서로 다른 동작 합성 툴 벤더가 참가하고 있다. 덕분에 이번에는 서브세트가 무척 단순했다.쪾 Verification앞으로 TLM 어세션과 시그널 레벨의 어세션을 정의해 갈 예정이다.쪾 AMS새로운 위원회에서 아직 자세한 내용이 파악돼 있지 않다.이번 발표의 테마는 SystemVerilog와의 협력(collabora-tion)이었다. 특히 중시되고 있는 것이 TLM 레벨에서의 연결로 SystemVerilog TLM API와의 접속을 목표로 하고 있으며, SystemVerilog와의 혼재환경을 의식하여 모순 없는 접속을 지향하고 있다. 이것은 SystemVerilog를 메인시스템으로 하고, 그 아래에 SystemC를 이용하려는 의도로 보인다. 필립스나 ST마이크로는 OSCI에 적극적으로 참가하고 있으나 그들은 자사개발로 SystemC 환경을 구축하고 있다. 한편 그 외 OSCI 멤버는 EDA가 중심이 되어 어디까지나 SystemVerilog를 포함한 EDA 툴의 발전을 원하고 있다. 설계업계의 바람은 시스템 설계, 동작 합성, 단일체 검증 어느 쪽 환경에도 모순이 없는 규정이다. 각 사의 의도대로 성가신 규정이나 불필요한 규정이 만들어 지지 않기를 바란다.ESL Design Methodology Using SystemC (tutorial session)TLM/추상도의 정의에 대한 설명과 ST마이크로/필립스에서의 구체적인 OSCI TLM을 이용한 ESL 환경이 설명됐다. 각 세션 강사는 모두 Architecture Exploration을 시작 지점으로 하고 있었다. 거기에 역시 SystemC와 SystemVerilog의 포지셔닝 차이가 있다.지금까지는 HW 설계를 위해 SystemC를 사용하는 것이 일반적이었지만 TLM으로 SW 설계에서도 충분히 사용가능한 환경을 정비해 오고 있다.필립스의 SystemC TLM을 기반으로 한 Virtual Prototype 환경의 주요 용도는 Architecture Exploation과 SW 개발이다(HW가 아님).진행자에 의하면 SystemC의 목적이 된 SW부의 RTOS 드라이버화까지의 플로(툴)를 확립하고 있는 모양이다.여기서 소개된 각 분야의 분류는 다음과 같다.AL: 아키텍처 분할돼 있지 않은 알고리즘CP: 아키텍처(모듈) 분할되어 병렬동작을 할 수 있지만, 커뮤니케이션 자체는 Point to Point(FIFO) 접속PV: 커뮤니케이션은 BUS 접속이 되어, 레지스터를 추측할 수 있는 모델. 커뮤니케이션은 언타임드 관수 호출PVT: 커뮤니케이션은 HW에 맵핑되어 BGA 등이 이에 해당되지만 타임드(Timed)의 관수 호출도 PVT에 포함된다. 커뮤니케이션은 언타임드로, 이 PVT 레벨의 타임드는 Approximately Cycle로 불린다.CC: Cycle 베이스로 구동되는 추상도로, 기존의 Cycle-Accurate다. Pin 레벨까지는 상세하게 나와있지 않다. 여기의 커뮤니케이션도 실장으로 관수 실장하면 TLM이라고 한다.RT: 기존의 레지스터 트랜스퍼 레벨, 비트의 상세도 Pin으로 교체한다.SCML의 공개Coware는 회장에 인접한 영화관을 빌린 런치 미팅에서 SCML의 개방화를 대대적으로 발표했다. 모토로라, IMEC에서는 SCML의 성능 해석 사양 등도 발표했다.SCML은 OSCI의 TLM을 기반으로 하여 보다 고속인 TLM 환경의 동작을 지향하는 것이다. SCML은 TLM 측과 디자인 측 레지스터 액세스를 나누는 것을 주안점으로 하고 있다. 레지스터 액세스를 나눔으로써 TLM 측이 유연하게 변경할 수 있도록 하고, SystemC TLM을 사용한 환경에서 VaST의 CoMET나 Synopsys의 Virtio의 시스템 시뮬레이터와 동등하고 고속으로 검증할 수 있도록 하는 것을 목표로 하고 있다. 이로써 TLM의 표준화가 진행될지도 모르겠으나, 동작 합성을 의식하지 않은 사양에서 TLM2.0 공개 후 나타나는 시스템 설계, 동작합성, 단일체 검증 등 어떤 환경에서도 모순 없는 환경 구축을 지향하고 있는지에 대해서는 풀어야 할 과제가 많다.Accerella-Mission Possible Ⅲ: SystemVerilog in Action!현재의 SystemVerilog에 대하여 Freescale, ARM, TI, Sun 및 인텔에서 보고와 문제점 제기가 있었다.디자인에 대한 적용문제는 앞으로의 과제로 남아 있지만 검증에 대한 적용문제는 어느 정도 진전되고 있는 모양이다. 설계에 대한 적용문제에서는 유저 측의 의식 문제도 지적됐지만, 툴의 지원도 충분하지는 않다는 의견이었다. 또 벤더마다 검증의 방법론이 알려져 있는 상황에 대해, 프로젝트 간에 차이가 발생하기 때문에 반드시 통일하고자 했다. SystemC에서의 검증 환경 구축을 추구하는 필립스, ST마이크로 등과 SystemVerilog을 사용하는 프리스케일, ARM, TI, Sun, 인텔 등은 방향성의 차이가 선명해 지고 있다.PANEL: Building a Standard ESL Design andVerification Methodologyhdlab, Cisco Systems, Pixelworks, ST마이크로, Mentor에 의한 패널 토론이다. ESL의 용도는 현재 아키텍처 검색 및 퍼포먼스 해석이 중심을 이루고 있다. 개발 규모가 커지면 ESL을 이용하여 생산성을 높이는 수밖에 해결 방법이 없다는 데에 의견이 일치했다.그러나 현 시점에서는 TLM이 표준화 돼 있지 않고, 알고리즘 부분 밖에 동작합성을 할 수 없으며, 서로 다른 추상도 간의 정합을 할 수 없다는 점이 문제다. 또 툴의 디버그 기능 자체가 여전히 부실하다는 지적이 많아 문제가 되고 있다.SystemVerilog Users Panel(Synopsys)ARM, Cisco Systems, Sun, Tensilica, TI, Transmeta에 의한 패널 토론이었다. 각 사의 SystemVerilog 대처에 대한 발표가 있었다. 내용상 Accerella 세션의 발표와 거의 비슷하며, 디자인으로는 아직 적용되지 않고 Verification으로써 활용되고 있는 것이 현실이다. 디자인으로 사용되지 않는 이유로는 벤더 간의 서브셋 지원 상황이 다르다는 점이 꼽히고 있다. 도입한 벤더에서는 assertion과 커버리지(coverage)의 유효성을 강조하고 있다.High-level Exploration and Optimization고위합성에서 시스템의 차이에 의한 제약을 고려한 모델과 알고리즘이 제안됐다. 고위합성 시의 기능 스케줄링에서 시스템 차이에 의한 제약을 고려한 것이다. 여러 가지 휴리스틱 알고리즘을 이용하여 이들을 그래프에 옮김으로써 최적화가 가능하다. 최적화 시의 제약을 제어의존, 타이밍 의존, 동작주파수 등 다목적으로 늘릴 수도 있다.고위합성에서 클록스큐(clock skew)를 고려한 후의 레지스터 최적화 모델과 알고리즘이 제안돼 있었다. 이것은 처리 간의 SETUP/HOLD를 고려하고 나서 레지스터 수를 최소화하는 등의 스케줄링 모델을 추구한다.알고리즘으로 MILP(Mixed-Integer Linear Program-ing) 및 휴리스틱한 것을 사용하고 있다. 디자인 공간 모델로는 비용과 납기(deadline)를 파라미터로 하는 모델을 상정하고, RCS(Resource Constrained Schedule) 및 TCS(Time Constrained Schedule)로 최적화했다. 알고리즘으로 MMAS(MAX-MIN Ant System)를 이용하여 안정되고 최적에 가까운 답을 얻을 수 있다.UML for SoC Forum후지쯔 등이 설립한 UML for SoC design은 3년 전부터 DAC에서 일요일에 포럼을 개최하고 있다. 이번에는 2년 전에 비해 출석자가 많아, 이 분야의 분위기가 고조되고 있음을 느낄 수 있었다. UML2.0에서는 하드웨어 설계에 필요한 스트럭처 그림이 채택되고, TLM 기반의 계층도가 사양에 부가됐다. 각 사의 발표도 실제 디자인에 적용된 구체적인 것이 많아 내용이 충실했다.UML for SoC Forum은 후지쯔 등의 일본 제조업체가 주체가 되어 발족한 것으로 초기의 핵심 논리방식은 일본 제조업체에서 제안됐으나 현재는 일본 제조업체가 아닌 해외업체의 활동이 주체가 되고 있다. 질문 시간동안 활발한 질문들이 오갔으나 UML 방법론은 개발자에 따라 가지각색인데다, 실제로 어떤 메리트가 있는가에 대한 질문에는 명확한 대답이 없이 여러 의견이 분분했다.UML에는 많은 프로파일이 존재하지만, 서로 연결돼 있는 것이 아니기 때문에 어떤 프로파일로 어떻게 변환해 갈 것인지, 어떻게 이용할 것인지에 대한 논의가 지금부터라도 필요하다.ST마이크로, 필립스의 발표는 스트럭처 그림과 자사 제품의 툴을 사용한 SystemC가 연결돼 있으므로 이 점에 대해서는 명확하게 이어지고 있다. 그러나 이것은 UML을 활용하고 있다기 보다 SystemC TLM을 잘 활용하기 위한 도구로 여겨지고 있는 현실이다.The SPIRIT Consortium General Meeting(IP)2005년 DAC 리포트에서 소개한 SPIRIT가, 활동을 강화하고 있다. 이번에는 고위설계용 v1.4 사양의 드래프트(draft)를 멤버로 제시하고, 스키마(schema) 워킹 그룹, ESL WG, 검증 WG에다가 디버그(Debug) WG를 설립했다. 또 v1.2 사양을 IEEE SA에 이관하여 P1685로 표준화 작업을 개시했다. 앞으로 모든 SPIRIT 사양은 IEEE SA를 통해 표준화되어 공개된다.투명성과 장기적으로 안정된 운영을 위해 The SPIRIT Consortium Inc가 설립됐다. SPIRIT에는 반도체 이공학 연구센터(STARC)도 연합멤버로 참석했다. 장래적으로는 언어에 의존하지 않는 IP 접속 인터페이스 사양 TGI(Tight Generator Interface), ESL 확장 사양인 IP-XACT v1.4의 책정을 생각하고 있다. 2007년에는 ‘SoC 디버그 사양’과 설계 제약 사양 ‘Design Constrains’를 책정한다. EDA 활동은 VSIA에서 SPIRIT로 완전히 이동하고 있다. 확실히 SPIRIT의 활동은 보다 현실적인 내용이 많아 그 점에 있어서는 호감을 가지고 있으나 다른 많은 컨소시엄과 같이 EDA 벤더 의향이 강하게 나타나고 있다.부스 동향(총괄)Gary Smith의 보고에 나와 있듯이 이번 행사의 주목할 점은 ESL 관련과 DFM이다. 여기에 소비전력 관련 분야를 더해 3개의 분야가 중심이 돼 있으며 이 동향은 2005년과 전혀 변화가 없다.DFM, DFY 관련 분야는 2005년에 비해 10개 정도 부스를 새로 갖추고 있어 가장 고조된 분위기를 보이고 있다. 그러나 DFM, DFY는 고도의 알고리즘과 복잡한 계산을 고속으로 처리할 필요가 있다. 또 레이아웃 정보 등 여러 가지 정보를 처리해야 하기 때문에 개발비가 많이 드는 분야다. 따라서 툴 가격이 높아 ASIC 벤더도 몇 개나 되는 툴을 간단히 구입할 수는 없다. 또 발주를 받은 후, 툴을 갖추지 못해 취소되는 사례도 눈에 띄고 있어, 툴의 완성도를 높이기 위해서는 상당히 고생하고 있는 것을 알 수 있다. DFM, DFY의 붐은 앞으로 그렇게 오랫동안 이어지지는 않을 것으로 판단된다. 2,3년 후에는 3~4개 승자 그룹만으로 축소될 것으로 판단된다.전력 최적화(Power Optimization)에서는 2005년 게이티드 클록(gated clock) 작성과 파워 게이팅 툴이 주목을 받았다. 게이티드 클록 작성은 기존보다 성능이 향상되기는 했지만 아직 툴의 능력이 만족스럽지 않다. 파워 게이팅도 툴 작성의 어려움이나 실제의 물리적인 어려움 때문에 실현성이 의심스럽다. 올해는 이 외의 전력 최적화가 눈에 띄었다.전력 해석에서는 온도 해석을 새롭게 발표한 벤더가 있었다. LSI 칩의 온도 해석은 제조 현장에서도 대단히 기대하고 있어 앞으로 주목되는 분야다.ESL에서도 신규로 10개 이상의 회사가 등장했다. DAC 전체적으로는 2005년보다 신규 참가가 많아 나름대로 고조된 분위기가 있지만 눈에 띄는 툴은 적어서 신규에서 주목받은 것은 Imperas, Certess 정도이며 주목받은 대부분의 분야는 2005년 이전에 등장한 툴이다.신제품 발표에서는 Synopsys의 통계적 편차를 다룰 수 있는 Static Timing Analyzer(SSTA)와 편차추출 툴이 주목됐다.2005년 Extreme DA가 같은 종류의 툴을 발표하여 Incentia도 개발을 하고 있다. 하지만, 통계적인 편차를 고려하지 않으면 비관적인 타이밍 해석이 되어 동작 속도를 향상시킬 수 없다.하이레벨 검증 관련(SystemC, behavior 기술, TLM 관련 검증)쪾 JEDA Technologies: (http://www.jedatechnologies.net)SystemC에서 유일하게 어세션과 커버리지 툴을 제공했다. SystemC에 있어서 기존의 E언어를 사용한 검증, SystemVerilog를 사용한 검증 환경 구축과 동등한 SystemC에서의 검증 환경 구축에는 이 툴을 빼 놓을 수 없다.어세션 분야에서는 SystemC만 사용가능한 TLM 어세션을 발표했다. TLM 어세션은 이 회사 독자적인 것으로 SystemVerilog, E언어에는 존재하지 않는 논리방식을 취하고 있다. AMBA-AXI, OCP-IP의 스플리트(split) 버스를 검증하기 위해서는 TLM 어세션이 필요하다. 또 TLM 환경에는 TLM 어세션이 필수적이므로 앞으로의 발전이 기대된다.쪾 Certess Inc.: (http://www.certess.com)2년 전에 설립된 프랑스 EDA 제조업체다. 기능검증을 독자적인 방법으로 하는 것이 특징이다. 우선 VHDL, Verilog, SystemC 등으로 기술된 디자인 소스(Beh이나 RTL에서도 OK)를 통계적으로 해석하여 fault 포인트를 추출한다. 그 후 설계자가 준비한 테스트 벤치를 모두 실행하면 추출할 수 없던 fault 포인트를 레포트한 후 통계적으로 원인을 해석한다. 무척 단순한 논리방식이므로 수년 후 실용화 될 것으로 기대한다.쪾 OneSpin Solutions GmbH: (http://www.onespin-solutions.com)2005년 인피니언(infineon)에서 독립했다. Certess와 같이 기능을 베리피케이션(function verification) 하는 툴이다. OneSpin은 독자적인 사양의 어세션을 기술하고, 그것과 실RTL 디자인을 스태틱 검증한다. 독자 사양의 어세션은 회로 내부를 포함한 모든 기호의 변화를 기술하고 그것에 부속된 논리를 정확하게 기술한다. 또한 이것은 스펙에 해당하는 C언어와 타이밍 정보를 제외하고 등가성이 검증된다. 이러한 2단 실행은 형식 검증을 실현한다. Calypto와 같은 형식 검증을 등가성 검증 엔진을 사용함으로써 현실적인 접근이라고 말할 수 있으나 독자 어세션을 기술하는 것은 대단한 것이다.쪾 Calypto Design Systems, Inc: (http://www.calypto.com)순차적(sequential) 등가성 검증 툴을 발표했다. 이 툴은 behavior vs. RTL 등가성 검증 전의, RTL vs. RTL 등가성 검증에 유용한 것으로 판단되고 있다. 소비전력 대책을 위한 회로구조의 변경, 약간의 사양 변경 등을 통해 레지스터가 변해버리면 기존의 등가성 검증으로는 대응할 수 없다. behavior vs. RTL의 등가성 검증에는 아직 과제가 많지만 동작 합성 전후가 아닌 Spec. vs RTL에도 힘쓰고 있어 설계 레벨이 높아질수록 필수적인 툴이다.쪾 SpiraTech Ltd. :(http://www.spiratech.com)영국 맨체스터 유나이티드 축구장 옆에 본사를 세웠다. 독자적인 언어로 기술된 프로토콜 스펙을 통해 자동으로 복수의 추상화 레벨 트랜잭터(transactor)를 생성한다. 이것을 통해 여러 레벨에 맞춰 모든 트랜잭터를 기술하는 데는 많은 시간이 드나, 여러 언어에 대응하고 있어서 편리성이 높다. 검증 환경도 충분하며 AXI, AHB, PCI Express, OCP/IP, GMII, DDR 등의 라이브러리도 정비돼 있다. 2005년에 비해 Tenison VTOC 및 CoWare ConvergenSC와의 연계, 트랜잭터에 대한 커버리지 기능, 프로토콜 체크, 퍼포먼스 모니터링 기능 등 환경에 충실해 졌다.쪾 CoWare, Inc: (http://www.coware.com)이번 DAC에서 SCML 라이브러리를 발표했다. 지금까지 비공개이던 기술을 공개하고 TLM 보급과 TLM에 접속된 모델에 충실할 것을 목표로 하고 있다. 현재 CoWare 고객은 HW 설계보다 SW 개발로 전환해 오고 있으며, VaST, Virtio와 같은 CoWare TLM 환경보다 고속인 환경에 대항한다는 목표도 있다. SCML에서는 레지스터를 TLM 측, 디자인 측의 중간에 명확하게 나눠 놓음으로써 TLM 환경마다 교체할 수 있게 돼 있다.쪾 VaST System Technology: (http://www.vastsystems. com)SW, 아키텍처 검색 환경에서 7년 전부터 활동하고 있다. SystemC TLM과는 달리 독자적인 HW 접속 환경을 가지고 있다. 최근 실HW의 SystemC 기술과의 접속에 실적이 생겨, TLM 종합 환경에 자신을 가지고 있다. 멀티프로세서 환경에 대응하는 버스모델(BusModel)과의 접속을 툴로 자동화할 수 있도록 돼 있다. OCP-IP TL2에 준거한 브리지(Bridge)를 제공하고 있어 하드웨어와의 친화성이 다소 높아졌다.쪾 Synopsys, Inc. (Virtio): (http://www.synopsys.com)2006년에 Synopsys에 인수됐으며 VaST보다 몇 배나 더 고속인 SW, 아키텍처 검색 환경을 제공한다. Virtio는 고속이기 때문에 VaST는 차별화하여 HW 지향을 강화하고 있다. 또 CoWare는 자사 유저가 Virtio로 옮겨가지 않도록 TLM 환경의 고속화를 지향하고 있다.쪾 Summit Design, Inc: (http://www.sd.com)SystemC 기반의 퍼포먼스 해석툴 시스템 아키텍트와 SystemC 디버거 Vista를 발표했다. 시스템 아키텍트는 이전의 Cadence가 공개한 퍼포먼스 해석툴과 같은 종류의 툴로, CoFluent와 함께 이 분야의 툴도 조금씩 시스템 개발자에게 인지되고 있다. Vista는 SystemC 디버그 툴로 모듈 구조, 클래스 계승 등을 표시할 수 있다.쪾 CoFluent Design: (http://www.confluentdesign.com)프랑스 회사로 2003년에 제품을 발표했다. 각 모듈(IP)의 기능 플로를 독자적인 도면입력으로 입력하여 Function model을 작성한다. 작성된 Function Model은 실행 관계를 기술하는 Executive Structure와 함께 맵핑되어 버추얼플랫폼(Virtual Platform)으로 구축되고, 구축된 플랫폼을 검증함으로써 시스템의 성능을 평가한다. 데모와 설명만으로 알 수 없는 부분이 많으므로 앞으로 지켜보고자 한다.쪾 Tenison: (http://www.tenison.com)VTOC에 새로운 프로덕트로 VTRAC를 추가했다. VTOC가 RTL을 읽어들여 핀 레벨의 고속 동작 SystemC 기술을 생성하는 것에 비해, VTARC는 트랜잭션을 생성하고 TLM 모델에 직접 접속가능하게 했다. 현시점에서는 AMBA2/3.0, OCP-IP 및 PCI-Express를 지원하고 있다.하이레벨 합성관련(동작합성, TLM 합성, 멀티코어, 컨피규러블 프로세서 관련쪾 Imperas, Inc: (http://www.imperas.com)이번에 가장 주목 받았던 벤더다. 데모를 보기 위해서는 NDA를 체결할 필요가 있다. C 소스를 멀티 코어로 분할하고 회로와 소프트웨어를 자동생성한다. 검증 환경에도 주력을 기울이고 있으며 TLM 환경보다 고속으로 작동시킨다. 동작 합성은 내장돼 있지 않으며 하드화가 필요한 부분에는 멀티코어에서 상자가 출력된다. 설계 레벨 향상을 위해서는 동작 합성의 어프로치 외에 멀티코어, 혹은 리컨피규러블(reconfigurable) 프로세서 중 하나가 사용될 것으로 여겨지고 있으며 점차 본래의 취지를 생각하는 툴이 등장할 것으로 보인다.쪾 NEC System Tech(Cyber Work Bench): (http://www. necst.com)DAC 직전인 2006년 7월22일 정식으로 툴의 판매 개시를 발표했다. 2010년에 약 200억 엔의 매출을 목표로 하고 있다. 이미 수년 전부터 NEC 사내에서 이용되고 있으며 완성도와 유연성이 높은 동작 합성 툴이다. Forte에 대항하는 유력한 동작합성 벤더가 될 것으로 기대된다.쪾 Fort Design Systems: (http://www.forteds.com)현재 LSI 설계에 가장 많이 이용되고 있는 동작 합성 툴이다. 2006년에 TLM 합성을 발표했다. 기존의 동작합성은 핀 레벨에서만 이루어지고 있으며, TLM과는 ifdef에 의한 강제적인 교환이나 고정된 IF 부품과의 직접교환 등의 방법으로 접속되고 있었다. 동작 합성 툴은 TLM 접속과 간단히 묶여 있지 않으면 일부 파워유저밖에 이용할 수 없게 된다. 진정한 의미의 동작 합성을 일반화할 수 있는 길이 열린 셈이다.쪾 Mentor Graphics Corp.(Catapult C Synthesis): (http://www.mentor.com)Catapult C Synthesis는 시장에 참가한 것은 Forte보다 늦었지만, 사용하기 편한 동작 합성 툴로 시장점유율을 늘리고 있다. ANSI C 기반의 독자언어를 입력 언어로 하고 있지만 라이브러리에 인터페이스 부분을 가짐으로써 SystemC TLM이나 핀 레벨의 RTL 기술과의 접속을 가능하게 하고 있다. 따라서 ANSI-C를 그대로 동작 합성할 수 있어, SystemC를 사용하는 데에 저항이 있는 알고리즘 설계자들에게 환영받고 있다. 그러나 LSI 설계로 활용되기 위해서는 IF 부분은 SystemC가 아니면 유연성 있게 대응할 수 없을 것이다. SystemC를 지원 하는 것이 바람직하다.쪾 Bluespec, Inc: (http://www.bluespec.com)2005년 DAC에 등장하여 주목을 받았다. 예전에는 기존의 독자 언어를 SystemVerilog로 변환하는 툴이었지만 상위설계는 이미 SystemC로 옮겨갔기 때문에 이제는 SystemC에 대응시켰다. SystemC/C와 같은 순차 처리 기술에서는 HDL의 병렬처리 기술을 적절하게 표현하기가 어렵다. Bluespec에서는 이 부분을 독자언어로 기술하고 SystemVerilog 판과 같이 HW 특유의 룰 변환(일부 특수 처리 있음), SimModel, RTL 기술을 생성한다. SystemC에서 합성툴은 작년 후반기에 발표됐다. 동작 합성 툴이 내장돼 있지 않아 상위로부터의 합성 툴이라고는 할 수 없으며 적용되는 분야가 한정돼 있다.쪾 Poseidon Design Systems: (http://www.poseidon-systems.com)C 소스를 입력한 프로세서 기반의 ESL 툴이다. 이 시스템은 시뮬레이션으로 더욱 상세한 통계 정보를 얻어 SW/HW을 파티션한다. 시뮬레이션 반복으로 최적화 되어, 시뮬레이션 환경, SW/HW의 파티셔닝 및 합성 환경을 전체적으로 제공하고 있다. 시뮬레이션 환경은 SystemC TLM 기술로 돼 있고 Sim도 고속이다. 토털 환경을 어필하고 있으나 SW/HW의 파티셔닝을 지원하며, 하드웨어의 상자를 준비하는 컨피규러블 프로세서다. Imperas가 멀티 코어인데 비해, 이쪽은 싱글 코어다. 그만큼 완성도는 높겠지만, 데모 내용은 다소 확실하지 않다.쪾 Synfora, Inc: (http://www.synfora.com)2년 전에 등장한 C에서의 어레이 구조 회로를 생성하는 시스템이다. 와이어리스 기지국의 개발에 채택된 실적을 자랑하고 있다. 서브모듈 간의 인터페이스는 FIFO·RAM을 제공하며 하이프라인 디자인인 Stall에도 대응하고 있다. GUI로 모듈 간의 접속을 성능, 스피드에 대응하여 변경할 수 있다. 또 리소스 공유 시키고 싶은 관수를 명확하게 지정할 수 있는 것이 특징이다. 이전보다 툴의 완성도가 극단적으로 상승한 감이 있지만 당초 일발장진의 컨셉은 어디로 가 버린 걸까. C 입력 합성 툴의 강점인 테스트벤치의 자동 생성, SystemC 모델 출력 기능도 있다.쪾 CriticalBlue: (http://www.criticalblue.com)알고리즘 C 소스를 입력한 코프로세서(Co-Processor)를 자동 생성하는 합성툴이다. CPU, ASIC 프로세스, FPGA 종류에 따라 상세한 통계 정보를 수집하여 여러 가지 컨피규레이션(코프로세서 소프트웨어 코드량, 하드웨어 면적)을 GUI로 표시한다. 유저는 적절한 컨피규레이션을 선택할 수 있는 타깃 CPU가 RTOS를 가지거나 가지지 않은 것에 대응하여, 퍼포먼스, 마이크로코드량, 면적 등에서 코프로세서를 마스터/슬레이브(Master/Slave) 모두에서 동작할 수 있도록 하고 있다. 3년 전에 등장한 컨피규러블 프로세서 타입의 툴로, 무척 흥미롭다.RTL 검증 관련(어세션, property 체크, 타이밍 제약)쪾 Blue pearl Software: (http://www.bluepearlsoft ware.com)2005년 DAC에 등장한 회사다. false path, Multi-cycle path를 해석하는 기능에 더해, false path, Multi-cycle path를 자동생성 하는 툴을 새롭게 발표했다. 해석하는 툴은 수많이 존재하지만, 생성하는 툴은 Fish Tail만이 발표돼 있었다. 이 툴에는 독자적으로 개발한 심볼릭 시뮬레이션 엔진(Stare Space Search)을 사용하여 해석, 생성의 양방향을 지원한다. 심볼릭 시뮬레이션은 시간이 걸리는 것으로 유명하지만 독자적인 알고리즘으로 고속화했다고 한다. 2005년의 툴보다 완성도가 높다고는 하지만 아직 채택하고 있는 유저는 적다.쪾 DAFCA, Inc.: (http://www.dafca.com)논리 합성 전의 RTL에 DAFCA 독자적인 로직 유닛을 삽입함으로써 실리콘이 제조될 때부터 검증하여 실 동작에서의 내부 신호의 트레이스, 어세션(OVL), 간단한 회로를 수정할 수 있다.이 독자적인 로직 유닛은 컨피규러블한 논리영역을 가지고 있으며 이것을 스캔화하여 접속한다. JTAG 스캔으로 GUI 상에서 신호 트레이스의 변경이나 간단한 불량 수정까지 할 수 있는 획기적인 기술이다. 기본 셀은 매트릭스 상에 조합된 구성이며 FPGA 블록으로도 이용할 수 있어 응용 범위가 넓다. 추가되는 셀 수는 그다지 많지 않아 면적이나 연장치의 증가가 적지만 성능열화가 얼마나 되는지가 관건이다.쪾 Liga Systems, Inc: (http://www.ligasystems.com)RTL 시뮬레이션 엑셀레이터로, Hammer의 유력한 라이벌이다. PCI 보드 형태로 제공되며, 보드 상의 FPGA에 유저 회로를 임프린트(imprint)하는 HW 엑셀레이터와는 달리 유저 측 테스트 벤치 및 디자인을 변경할 필요가 없다. PCI 보드 상에 프로세서와 대용량의 메모리가 탑재 돼 있으며, 디자인을 전개하여 시뮬레이터 캐시 미스를 줄이고 메모리 액세스의 밴드 폭을 크게 늘림으로써 50배 정도 시뮬레이터 동작을 빠르게 하는 구조다. 어세션 기술이나 behavior 기술 등 합성할 수 없는 기술에 대해서도 고속화를 할 수 있다. 또 파형의 덤프(dump)도 보드 쪽에서 하므로 고속화 할 수 있다.쪾 Atrenta Inc.: (http://www.atrenta.com)RTL 체커가 유명하지만 현재는 constraint 해석과 전력 견적, SystemC의 체커를 다루고 있다. constraint 해석은 false path와 multi-cycle path를 대상으로 하여 클록 도메인 간의 비동기 해석이 중심이다. RTL 스타일 가이드에 비동기 간 지터시뮬레이션이 탑재돼 있지만 이것을 스태틱으로 자동 해석할 수 있어서 편리하다. 그러나 유사 에러에는 주의해야 한다.쪾 Jasper Design Automation, Inc(http://www.japer-da.com)엔진 성능 향상으로 처리 속도가 빨라졌다. 다이내믹이나 스태틱, 어느 쪽에서 해석하면 좋을지를 조사하는 툴이 발표되어 단순한 린트(lint)적 체크에도 충실하다. 0-in과 닮은 툴이면서 형식 검증의 엔진을 기반으로 constraint 체크, 클록 도메인 체크 등에도 참가할 것으로 생각된다.쪾 VeriEZ Solution, Inc: (http://www.dafca.com)테스트 벤치 및 어세션 디버그 툴 군으로, 주로 System-verilog, OpenVera에 대응한다. 테스트 벤치나 어세션 기술의 린트를 체크한다. 벤더 측에서 정의를 마친 룰은 200 정도다. 유저 측에서도 C언어를 이용하여 확장할 수 있다. 또 테스트 벤치의 클래스 구조를 해석하여 도큐먼트(HTML) 표시하는 기능도 갖추었다. 검증의 방법론(methodology)이나 환경이 복잡하게 돼 있기 때문에 디버그 시의 정보로 유용하다.Power, 통계적 타이밍 해석 관련쪾 Extreme DA: (http://www.extreme-da.com)2005년에 등장한 통계적 타이밍 해석 회사로, 집적회로의 편차를 모델화 하여 기생용량, 노이즈를 고려한 타이밍 해석을 할 수 있는 획기적인 툴이다. Extreme은 해석 속도도 빨라 이 분야에서 유망주이지만 타이밍 해석툴의 가장 큰 기업인 Synopsys가 동종 툴을 발표했다. 수년 전 타이밍 해석툴로써 평가가 높았던 Incentia라는 회사도 통계적 해석을 시작하고 있어 2007년이 가장 중요한 고비가 될 것으로 보인다.쪾 Apache Design Solutions, Inc: (http://www.apache-ca.com)레이아웃 후의 파워나 노이즈 해석에서 이전부터 실적이 있던 회사다. 다이내믹한 IR 드롭 해석에는 가장 좋은 툴을 개발하고 있다. 이번에 이 기술을 살려 온도(thermal) 해석툴을 발표하여 주목받고 있다. IR의 드롭, thermal 해석은 의지만으로 할 수 있는 것도 아니지만 DFM을 생각하면 확인과 대응이 필수적인 분야다. 그러면서도 정도가 높은 해석이 어려운 분야이기도 하므로 Apache의 기술은 높이 평가받고 있다.쪾 Prolific, Inc: (http://www.prolificine.com)2004년에 설립됐다. 레이아웃 전에 FF, MX를 교체하는 툴이다. FF는 몇 개가 하나의 셀에 집약된 것으로 최대한 효과를 노리는 테크놀로지마다 라이브러리 물리정보도 생성한다. 이같은 레이아웃 비의존 형식에서의 셀 교환만으로 최대 70%의 저소비 전력을 실현할 수 있다. 앞으로의 동향을 지켜볼만하다.쪾 Golden Gate Technology, Inc.: (http://www.ggtcorp. com)배선 용량의 저감과 리크 전류소멸을 위해 간격을 넓히거나 트랜지스터를 교환한다. 독자적인 기술을 가지고 있으며, 소비 전력 개선 효과는 그다지 높지 않지만 손쉽게 사용할 수 있는 툴로 완성돼 있어 편리성이 높다.쪾 Azuro, Inc: (http://www.azuro.com)레이아웃 레벨에서의 게이티드 클록(Gated Clock)화에 특화된 툴을 소개하고 있다. 게이티드 클록은 CTS의 효율화를 저지하기 쉽다. 레이아웃 전에 다수의 게이티드 클록화를 해 버리면 게이티드 클록 후의 FF가 고정되기 때문에, CTS를 압박하여 클록 라인의 소비전력이 역으로 높아지는 현상이 일어난다. Azuro에서는 CTS와 연계하여 배치된 상태에서 게이티드 클록을 한다.쪾 AechPro Design Automation Inc. : (http://www.arch pro-da.com)2004년에 설립된 회사로 배치 후 다중전압(multivoltage)으로의 반응이나 셀 교환 등으로 저소비전력을 실현한다. Prolific, Golden gate, Azuro, ArchPro 등 4개사는 각각 전혀 다른 기술로 저소비전력화를 지향하고 있다는 점이 흥미롭다.쪾 Sequence Design, Inc. : (http://www.sequencedesign. com)RLC 편차 추출로 유명한 회사로 현재는 RTL에서의 타이밍 해석툴 전력 시어터도 주력 상품이다. 게이트 레벨에서의 타이밍 해석도 우수하지만 Synopsys의 파워컴파일러의 아성을 무너뜨릴 만큼은 아니다. 현재 Mentor(CatapultC), Forte와 제휴, behavior(SystemC) 단계에서의 소비전력 견적툴도 개발하고 있다.쪾 Zenasis Technologies, Inc.: (http://www.zenasis.com)트랜지스터의 사이즈 다운이나 셀 교환을 하는 회사에서 6년 전에 설립한 ArchPro와 비슷한 툴로, 이미 여러 회사에 도입된 실적이 있다. 배치→속도 조정→파워 조정의 반복을 통해 이 툴만으로도 효과적인 전력감소가 가능하다. 셀의 교환은 콤비네이션(combination) 셀이 중심이며, 저소비 셀로 적극적으로 교환된다.쪾 Chip Vision Design Systems AG : (http://www.chipvi sion.com)SystemC/ANSI C를 입력한 사이즈, 타이밍, 소비전력 견적 툴이다. SystemC/ANSI C로 견적하기 위해서는 동작합성 툴이 필요하지만 Sequence와 달리 대기업 동작 합성 벤더와는 제휴하지 않는다. 어딘가의 툴에서 OEM 제공을 받고 있을 것으로 추측되지만 자사 개발 툴이라고 주장하고 있다. 동작 합성을 하므로 사이클 수 등도 견적할 수 있다.레이아웃, DFM, DFY 관련쪾 Brion Technologies: (http://www.brion.com)신규 등장이지만 이미 EDA 업계에서 몇 년 동안 대성공을 거두었다. 리소그래피에서 OPC(근접광학효과보정)를 위한 툴로, Mentor의 구경(caliber)에 유력한 라이벌이다. 3D 처리를 포함한 처리를 하는 HW와 이를 이용하여 처리하는 애플리케이션을 포함해 제공한다. C-API를 준비하여 유저 측과의 SW I/F도 가능하다. 경합에 비해 OPC의 샘플링 포인트가 많아도 빠른 처리가 가능하며 이미 여러 회사가 구입을 결정하고 있다.쪾 Blaze DFM, Inc.: (http://www.blaze-dfm.com.)미국 샌디에고의 교수 Andrew B. Kahng가 설립한 회사다. Gary Smith씨가 가장 표준적인 DFM을 제공하고 있는 회사라며 절찬했다. 다른 DFM 툴의 대부분이 레이아웃 형상 정보를 보고하지만 실제 설계자가 알고 싶은 것은 제조 공정에 의해 상정된 영향이 회로에 어떻게 반영되는가이다. 완성된 레이아웃이 제조 공정에 얼마나 편차 영향을 받아 회로의 퍼포먼스에 영향을 미치는지 사전에 알고 싶은 것이다. Blaze는 레이아웃, 타이밍 애널라이저의 결과, 동작 상황 등을 입력함으로써 누설(leakage) 전력이 발생하기 쉬운 장소를 파악하여 트랜지스터의 사이즈를 변경한다. 이는 OPC에 핸드오프 하는 레이어 파일에 추가된다. 실제로 퀄컴(QUALCOMM)에서 작성한 60nm와 90nm의 디바이스에서 성공한 사례가 있으며 평균적으로 25%~40% 누설 전류를 억제하는 일에 성공했다는 보고가 있다.쪾 Clear Shape Technolpogies,Inc. :(http://www.clear shape.com)룰 기반의 DFM이 아닌 3D 모델링을 채택한 툴이다. 리소그래피의 문제가 일어나는 부분을 레이아웃 단계에서 빠르게 지적해 준다. OPC나 리소그래피의 전문가가 필요하지 않아 레이아웃 DRC를 실행하는 감각으로 레이아웃을 사용하므로 문제되는 부분을 빠르게 파악할 수 있다. 분위기가 DRC와 같으므로 엔지니어가 사용하기 쉽다. 런타임이 여러 시간(보통은 며칠)이므로 몇 번에 걸쳐 What-if 해석을 할 수 있으며 고속의 다른 OPC 툴에서의 데이터 읽기가 쉽다. 또 플랫, 계층에서도 사용할 수 있으므로 편리성도 높다. UMC, TSMC 등이 구입하고 있으며 이미 성공적인 성과를 이루고 있다. 앞으로는 파라메트릭(Parametric)한 데이터 해석 엔진을 통하여 누설 전류, 소비전력, 신호 통합의 제품 전개를 하고 있다.쪾 Pyxis Technology. Inc(http://www.pyxistech.com)2004년에 등장한 배선 툴이다. 이미 벤치마크에서 성능이 높게 보고되고 있어 기대된다. 그러나 배선 툴은 여러 형태로의 세심한 대응이 필수적이며, 실제로 팔리기까지의 기간이 길다. DFY 면도 제대로 고려하고 있으며, 기존의 배선 툴의 치환을 노리고 있다.쪾 Javelin Design Automation, Inc: (http://www.Javalin -da.com)First Encounter의 축소판이라는 위치에서 Global route까지 작업을 하며 타이밍, 면적을 견적한다. CTS 툴의 개발 단계도 진행되어 현재는 behavior 기술을 포함한 디자인에도 대응하고 있다. 2005년에 비해 완성도가 높아졌다. First Encounter에 완전히 대응하는 것은 아니지만 배선 툴의 성능이 성공의 열쇠를 쥐고 있는 것으로 판단된다.
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