신플리시티

신플리시티(www.synplicity.com)는 반도체 디자인 및 검증 소프트웨어 공급 업체로, 지난 수년간 FPGA 합성 툴 시장에 있어서는 2005년말 기준으로 전세계 시장의 75%를 점유하고 있다. 신플리시티는 FPGA 디자인 툴 외에도, DSP 디자인 툴, ASIC 프로토타이핑 솔루션을 3대 핵심 사업으로 꾸려가고 있다. 특히, 2000년에 FPGA 합성 툴을 공급을 시작한 이래 현재는 전세계 1,800개 이상 업체가 신플리시티의 제품을 사용하고 있을 정도로 시장에서 폭넓게 사용되고 있다. 신플리시티의 앤드류 하인즈(Andrew Haines) 마케팅 총괄 부사장은 “신플리시티의 주력 제품인 FPGA 합성툴은 신뢰성, 안정성, 기능 면에서 업계 최고라는 평가를 받고 있다”며, “FPGA, DSP, 스트럭처드/플랫폼 ASIC 분야에서 차별화된 제품 전략과 파트너십을 강화해 나갈 것”이라고 설명했다. 이 같이 설계툴에서 지속적인 성장세를 유지하기 위해 신플리시티는 고객지원과 사용자 편의성에 주력하고 있다. 한편, 최근 신플리시티는 assertion 기반의 반도체 검증 소프트웨어 ‘토털리콜(TotalRecall) 기술’을 발표했다. 이 기술을 사용하면 FPGA 설계상의 신속한 에러 탐지가 가능하며 완벽한 테스트벤치(testbench)를 제공받을 수 있게 된다.디자인 툴의 변화초창기 단 몇 십 개의 로직 셀로 구성됐던 FPGA는 1990년대에 들어서며 수 천 개의 로직 셀이 집적될 정도로 회로의 복잡도가 증가됐다. 따라서 초창기 FPGA 디자인 엔지니어는 스키매틱 캡처 소프트웨어로 기능적인 요구사항들을 해결할 수 있었으나, 갈수록 FPGA가 복잡해지면서 새로운 대안으로 로직 합성이 등장하게 됐다. 물론 로직 합성을 사용하면서 생산성 향상과 서킷 품질이 우수해졌지만, 이후로도 FPGA 디자인은 더욱 복잡해졌고 또다시 새로운 문제가 대두되기 시작했다. 미세 공정으로 인해 FPGA의 캡처 자체가 어려워졌고, FPGA 복잡성으로 인해 로직 합성으로는 디자인의 한계가 드러났다.따라서 몇 년 후면 FPGA를 캡처하고 디자인하는 데 로직 합성에서 물리적(Physical) 합성으로 변화할 것으로 업계는 예상하고 있다. 신플리시티는 Synplify Premier 툴을 통해 디자이너가 편리하게 로직 합성에서 물리적 합성으로 설계를 전환할 수 있는 방법을 지원하고 있다.FPGA과 달리 DSP는 디자인에 있어서 회로가 탑재될 영역과 지연 중 선택 어떤 부분에 더 중점을 두어야 할 것인지 엔지니어가 미리 선택해야 한다. 이것은 DSP 합성 시 파라메터라이즈(Parameterized) 스키매틱 또는 로직 합성 기술인 RTL을 사용하던 간에 상관없다.그러나 신플리시티의 DSP 합성 솔루션인 Synplify DSP는 단일한 디자인 엔트리 스텝을 지원한다. 따라서 미리 영역과 지연 중 하나의 요소를 선택할 필요 없이 전체 곡선에 걸쳐 편리하게 선택해서 디자인이 가능하다. 즉, DSP 디자인 곡선상의 있는 곳에 아키텍처상의 대안을 마음대로 이용할 수 있는 장점이 있다.ASIC 검증 위한 속도와 가시성 문제ASIC 디자인을 위해서는 빠른 속도, 복잡한 서킷 형태를 분석/이해하기 위한 방법, 사용이 편리한 방법을 제공하는 검증이 최우선으로 배려돼야 한다. 그렇다면 AISC 디자인 과정에서의 어려움은 무엇일까? 오늘날 AISC 디자인 시의 검증 과정에는 여러 문제점이 산적해 있다. 이해를 돕기 위해 로직의 버그가 실리콘에 서킷을 올리기 전에 몇 개나 발생하는가 하는 인텔의 결과 보고서를 살펴보자. 과거 펜티엄 제품군은 이 과정에서 800개의 로직 버그가 발생했으나, 펜티엄 프로는 2200개가 발생했고, 최신 펜티엄 제품군의 경우 25,000개의 버그가 생길 것으로 예상된다.이와 같은 로직 버그의 빠른 증가는 필요한 엔지니어와 비용의 증가를 요구하고 있다. 또한 이러한 버그가 많이 생기면서 검증을 신속하고 용이하게 마치고 제품을 적시에 내놓을 수 있는 능력이 점점 더 중요해지고 있다. 따라서 설계상의 검증 문제를 해결해 줄 수 있는 신뢰할 만한 솔루션이 필요하다.ASIC 설계와 버그검증에 있어서 버그는 상당한 골칫거리다. ASIC 설계 시에도 버그는 도처에서 발생한다. 이 버그를 찾기 위한 다양한 방법들이 있는데 각 방법들은 속도문제와 가시성 사이의 트레이드-오프가 있다. 그리고 버그를 찾은 후에는 왜 그것들이 발생했는가를 쉽고 빠르게 찾아낼 수 있어야 한다. 가장 널리 사용되는 방법은 시뮬레이션 방법인데, 높은 가시성을 제공하고 복잡한 서킷에 대해 분석이 용이하지만 느리다는 단점이 있다. 시뮬레이션 방법의 느린 문제를 보완해주는 시뮬레이션 가속기도 있다. 다른 검증 툴로써 에뮬레이션이 있는데 이 방법은 하드웨어를 이용해 속도를 높였지만 상대적으로 시뮬레이션 방법에 비해 가시성이 떨어지는 문제가 있다. 이를 보안하기 위해 가시성을 강화한 어설션(assertions)이 있다.FPGA 프로토타입 기술은 속도 면에서 가장 빠른 방법으로 현재 주요 칩 벤더가 사용하고 있다. 그러나 가시성이 떨어진다.이 기술들을 비용 측면에서 살펴보면, 시뮬레이션 툴의 경우 속도가 느리지만 가격이 저렴한 것이 장점이고, 속도 면에서 좀 더 빠르지만 가격이 비싼 에뮬레이션은 규모가 큰 기업들이 주로 사용하고 있다. 그러나 FPGA 프로토타입은 고비용의 추세를 꺾은 방법으로, 속도가 빠르면서 비용도 저렴하다.토털리콜(TotalRecall) 기술ASIC 디자인 시 가시성 측면에서 보면 에뮬레이션과 FPGA 프로토타입은 개선해야 할 여지가 많다. 이를 해결하기 위해 신플리시티는 FPGA 프로토타입에 높은 가시성을 갖춘 새로운 방법론으로 토털리콜(TotalRecall)을 새롭게 선보였다.토털리콜은 버그를 찾기 위한 검증기술에 있어서 기존의 FPGA 프로토타입 방법의 가시성 문제를 보완하고 있는데, 하드웨어 기반의 어설션 기술을 사용하고 있다. 즉, 소프트웨어 기반의 검증방법을 하드웨어 기반으로 보완함에 따라 빠른 속도는 유지하면서 확실한 가시성을 확보했다.신플리시티의 독자적인 특허 기술이 기반이 된 토털리콜은 FPGA 디자인 시 내부에 복제된 디자인을 두고 있다. 고속의 입력은 디자인 로직과 토털리콜의 복제된 디자인 모두를 받아서 처리를 하게 되는데, 둘 간의 차이는 그림 3에서 보듯 메모리 버퍼에 의한 지연의 생성이다.만약 디자인 로직에서 버그가 나타나게 될 때는 복제된 디자인의 모든 스테이트를 모두 다 시뮬레이터로 가져간다. 메모리의 정보 역시 시뮬레이터로 보내 모든 액티비티가 돌아가게 한다. 이러한 흐름으로 토털리콜은 가시성을 높이면서 빠른 검증을 가능케 한다.토털 리콜 기술은 ASIC 디자인에 있어서의 3가지 요건을 충족시킨다. 우선, 하드웨어가 기반이기에 검증 속도가 빠르며, 시뮬레이션을 사용하고 있어서 높은 가시성을 제공한다. 또한 엔지니어에게 익숙한 개념인 하드웨어 및 시뮬레이션을 사용하여 단기간 사용 방법의 습득이 가능해 쉽게 활용할 수 있다.그밖에도 엔지니어가 시뮬레이션을 할 때 버그가 나타기까지 많은 시간을 기다려야 하는 경우가 종종 있지만, 토털리콜의 경우 FAST FORWARD 버튼이 있어 버그가 나타날 때까지 기다리지 않아도 빨리 찾아 시뮬레이터로 해결할 수 있다.
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