데이터 컨버터는 수십 년 간 아날로그(실제) 세상과 디지털 세상을 연결해주는 가교의 역할을 해 왔다. 여러 개의 랙 공간(multiple rack spaces)과 엄청난 전력을 잡아먹던 개별 부품에서 출발한 데이터 컨버터는 현재 고도로 집적된 모놀리식(monolithic) 실리콘 IC의 형태로 진화했다.
처음 상업용 데이터 컨버터가 개발된 이후, 더욱 더 빠른 데이터 속도를 향한 끊임없는 수요는 데이터 컨버터의 개발을 지속시켜 온 동력이었다. 이런 ADC는 최근 GHz 수준의 샘플링 속도를 구현한 RF 샘플링 ADC로 진화하고 있다.
우메쉬 자야모한(Umesh Jayamohan), 아나로그디바이스 고속 컨버터 어플리케이션 엔지니어 <자료제공 : 아나로그디바이스 (www.analog.com)>
반도체 기술의 빠른 발전과 함께한 아키텍처(architecture) 개발의 진보덕분에 ADC는 모놀리식 실리콘 IC에도 설치할 수 있게 됐다. 1990년대 이후로 CMOS 기술의 발전 속도는 데이터 컨버터의 빌딩 블록을 구성하는 개별 아날로그 회로의 품질 향상 속도를 쫓아올 수 있게 됐다. 빌딩 블록을 모놀리식 실리콘 IC에 내장하면 전력과 공간 활용 면에서 더욱 효율적인 설계를 할 수 있다. 무어의 법칙은 현재 디지털 IC 설계에만 적용되는 것이 아니라 아날로그 설계에도 적용된다.
지난 20년의 기간(90년대 중반~현재)만 보더라도 기술면에서 얼마나 빠른 성장을 보였는지를 알 수 있다. 기술에서의 이러한 성장으로 인해 더욱 더 빠른 데이터 변환에 대한 필요가 촉발되었고 이는 더욱 더 높은 대역을 지원하는 데이터 컨버터의 개발로 이어졌다. 그 동안 실리콘 기술은 계속해서 발전해왔으며 현재는 훨씬 더 강력한 디지털 처리량을 가진 경제적인 ADC를 설계할 수 있을 정도가 됐다.
초기 세대의 ADC 설계는 매우 작은 디지털 회로망을 사용했으며 오류 수정과 디지털 드라이버에 주로 사용됐다.
새로운 GSPS(Giga Sample per Second)급 컨버터(또는 RF 샘플링 ADC)는 정교한 65nm CMOS 기술을 사용하여 개발됐으며 월등한 디지털 처리 능력을 갖추고 있어서 ADC의 성능을 향상시킬 수 있다. 이로써 데이터 컨버터는 1990년대 중반과 2000년대의 AdC(A가 크고 D가 작은 컨버터)로부터 aDC(A가 작고 D가 큰 컨버터)로 옮겨갈 수 있게 됐다.
물론 이는 아날로그 회로와 그 성능이 감소되었다는 의미는 아니다. 그보다는 디지털 회로의 처리량이 아날로그의 성능을 보완할 수 있을 정도로 크게 증가했다는 것을 뜻한다.
이렇게 추가된 기능을 통해 ADC는 자체 실리콘 회로에서 많은 양의 디지털 데이터를 빠른 속도에서 처리 가능하며 FPGA에 걸리는 디지털 처리 부하도 맡아서 어느 정도 줄여줄 수 있다.
이 덕분에 시스템 설계자에게는 완전히 새로운 가능성이 열렸다. 이제 이러한 최신 GSPS ADC를 사용해서 시스템 설계자들은 하드웨어만 하나만 설계해서 여러 플랫폼에 사용할 수 있으며 소프트웨어를 효과적으로 사용하기만 하면 동일한 하드웨어라도 새로운 어플리케이션에 적합하도록 재구성할 수 있다.
빠른 속도에서 향상된 디지털 처리 성능
CMOS 프로세스의 기하학적 구조가 줄어듦과 동시에 설계 아키텍처가 향상되면서 ADC는 디지털 처음으로 프로세싱 기법을 사용하여 성능을 향상시킬 수 있게 됐다. 이러한 혁신은 1990년대 초에 이루어졌으며 ADC 설계자들은 그때 이전으로 다시 돌아갈 수 없게 됐다. 실리콘 프로세스가 향상되면서(0.5μm에서 0.35μm, 0.18μm, 65nm으로) 변환 속도도 향상 됐다.
그러나 기하학적 구조가 줄어들면서 트랜지스터의 속도가 빨라진 반면(더 높은 대역을 지원) Gm(transconductance) 같은 아날로그 설계의 성능 면에서는 조금은 취약한 성능을 보였다.
물론 이는 보정 로직을 더 추가하면 해결할 수 있었다. 그러나 실리콘은 여전히 너무 비싸서 ADC에 사용되는 디지털 회로망의 정도가 여전히 상대적으로 부족했다. 아래의 [그림1]은 이러한 예를 보여주는 블록 다이어그램이다.
실리콘 기술이 65nm 같은 딥 서브미크론(deep sub-micron)의 기하학적 구조 쪽으로 발전하면서 규모의 경제(the economics of scale)를 통해 코어의 속도를 크게 향상시키는 것 이외에도(1GSPS 이상) 데이터 컨버터의 디지털 처리량이 크게 증가했다.
이는 2차 점검(second inspection) 면에서 커다란 진전이다. 보통의 디지털 신호 처리 방식은 시스템의 성능이나 비용 요건에 따라 ASIC나 FPGA로 처리된다. ASIC를 애플리케이션에 특화시키려면 개발에 많은 돈이 든다.
따라서 설계자는 보통 ASIC를 개발하는 데 들어간 투자에 따른 수익을 늘리기 위해 해당 ASIC 설계를 장기간 사용한다. 한편 FPGA는 ASIC의 대안으로 보다 저렴하게 사용할 수 있으며 개발 예산이 많지 않아도 된다. 그러나 FPGA는 모든 요건을 만족시키려 하다 보니 속도와 전력 효율로 인해 신호 처리 능력이 희생된다. 이는 어느 정도 이해할 수밖에 없는 것으로 FPGA는 ASIC이 제공하지 못하는 일정 수준의 유연성과 재구성 능력을 제공하기 때문이다.
[그림2]는 구성 가능한 디지털 처리 블록을 갖춘 RF 샘플링 ADC(GSPS ADC)의 블록 다이어그램을 보여준다. 차세대 GSPS ADC 제품들은 설계도표에 상당한 유연성을 제공함으로써 무선 설계에 혁명을 일으켰다. 자세한 내용은 아래에서 다룬다.
속도에서의 디지털 프로세싱
초기 무선 제품들은 아날로그 믹서와 캐스케이드 디지털 다운 컨버터(cascaded DDC)를 함께 사용하여 신호를 베이스밴드로 다운시켜 처리했다. 이를 위해서는 많은 하드웨어(아날로그 믹싱)와 전력(아날로그와 ASIC/FPGA의 DDC에서)이 필요했다.
그러나 최신 RF 샘플링 ADC에서는 DDC가 특별 제작된 디지털 로직을 사용해서 ADC 내부에서 빠르게 작동할 수 있다. 이는 즉, 이러한 프로세싱은전력 효율이 크게 높아진다는 것을 뜻한다.
JESD204B을 통한 I/O 유연성
최신 RF 샘플링 ADC는 GSPS 샘플링 능력을 갖고 있는 동시에 기존의 고속 직렬 인터페이스용 LVDS 출력도 피할 수 있다. 최근 발표된 JEDEC의 JESD204B 표준은 디지털 출력 데이터가 레인 당 최대 12.5Gbps의 높은 레인 속도로 전류 모드 로직(Current Mode Logic, CML)을 통해 전송되도록 허용했다.
그 결과 높은 수준의 I/O 유연성을 지원할 수 있게 됐다. 예를 들어 ADC가 전대역 모드에서 동작하면서 여러 레인에서 디지털 데이터를 전송하거나 출력 레인 속도가 레인 당 12.5Gbps 미만으로 유지된다면 사용 가능한 DDC 중 하나를 활용해 데시메이션 및 처리된 데이터를 하나의 레인에서 전송할 수도 있다.
확장 가능한 하드웨어 설계
DDC를 사용하면 하드웨어 설계 측면에서 새로운 차원의 유연성을 경험할 수 있다. 시스템 설계자는 ADC와 FPGA의 하드웨어 설계는 그대로 둔 채 최소한의 변화만으로 ADC가 지원할 수 있는 한도 내에서 지원 대역폭을 바꾸도록 시스템을 재구성할 수 있다.
예를 들어 무선을 전대역 ADC(RF 샘플링 ADC)로 설계하거나 사용 가능한 DDC를 통해 IF 샘플링 ADC(중간주파수 대역 ADC)로 설계할 수도 있다. 시스템에서 바꿔야 하는 부분은 RF쪽뿐인데 IF ADC에 필요할지도 모르는 최소한의 믹싱 기능을 추가해야 하기 때문이다. ADC를 새로운 대역폭에서 사용하도록 구성할 때 필요한 변화는 대부분 소프트웨어에서 일어난다. 그러나 ADC와 FPGA의 하드웨어 설계는 변화 없이 거의 그대로 유지될 수 있다. 따라서 이는 소프트웨어쪽만 바꾸면서 여러 플랫폼과 그에 따른 요건을 처리할 수 있는 ‘레퍼런스’ 하드웨어 설계로 사용할 수 있다.
기타 추가 기능
딥 서브미크론 CMOS 프로세스로 인해 통합 수준이 높아지면서 더욱 더 많은 기능을 ADC에 내장할 수 있는 시대가 열렸다. 이러한 기능에는 효율적인 자동 이득 제어(AGC)를 위한 빠른 검출 CMOS 출력이나 피크 검출기 같은 신호 모니터링 등이 포함된다. 이러한 모든 기능을 통해 시스템 설계에서 사용되는 외부 부품 수와 설계 시간을 단축시킬 수 있다.
유연한 통신용 수신기 설계
ADC는 통신용 수신기의 시스템 설계에 흔히 사용된다. 이미 다른 많은 글에서 소프트웨어 디파인드 레이디오(Software Defined Radio, SDR)나 ADC를 사용한 통신용 수신기에 관한 내용 중 이 글의 논점 밖의 내용을 다루고 있다. [그림 3]은 기존의 무선 수신기를 나타낸 블록 다이어그램이다.
이때 SNR의 단위 : dBFS, fs : ADC 샘플레이트
GSM 무선 수신기의 일반적인 사양에는 ADC 내에서 잡음 스펙트럼 밀도(Noise Spectral Density, NSD)가 약 -153dBFS/㎐ 이상을 요구한다. 잘 알려져 있다시피 NSD와 ADC의 SNR의 관계는 다음 방정식과 같다.
기존의 소프트웨어 무선 설계
광대역 무선 어플리케이션에서 최대 50㎑의 대역이 한꺼번에 샘플링 및 변환되는 경우는 드문 일이 아니다.
50㎑의 대역을 제대로 디지털화하기 위해서 ADC는 적어도 대역폭의 5배인 250㎑까지를 샘플링 할 수 있어야 한다. 이를 위의 방정식에 대입해보면 -153dBFS/㎐의 NSD 사양에 맞추기 위해 이러한 ADC에 필요한 SNR 값은 약 72dBFS다.
[그림4]는 250MSPS ADC로 50㎐의 대역을 효과적으로 샘플링하는 데 사용한 주파수 계획을 보여준다. 그림은 또한 2차 및 3차 고조파 대역의 위치도 보여준다.
ADC로 샘플링한 모든 주파수는 ADC의 첫 번째 나이퀴스트 영역(DC~125㎒)에 위치한다. 이러한 현상을 에일리어싱(aliasing)이라고 하며 따라서 해당 대역을 포함하는 주파수인 두 번째와 세 번째 고조파는 효과적으로 첫 번째 나이퀴스트 영역을 다시 ‘접거나’ 해당 영역으로 에일리어싱한다. 이는 [그림5]에 나타나 있다.
NSD 사양 외에도 GSM, LTE, LTE-A 같은 셀 방식의 통신 표준의 경우 SFDR(spurious free dynamic range)에 대한 요건이 엄격하다. 이러한 요건은 해당 대역에서 신호를 샘플링할 때 원치 않는 신호를 감쇠할 수 있는 프론트 엔드를 설계할 때 큰 부담이 된다. 표준에서 정의하는 SFDR의 요건을 고려하면 기존의 무선용 프런트 엔드 설계를 위한 안티 에일리어싱 필터(Anti-Aliasing Filter, AAF)의 요건을 만족시키기는 매우 어려워진다.
SFDR 사양을 만족시키기 위한 가장 좋은 AAF 솔루션은 대역 통과 필터를 설치하는 것이다. 보통 이러한 대역 통과 필터는 5단 그 이상이며 그러한 어플리케이션의 SNR(또는 NSD)과 SFDR 요건을 만족시킬 수 있는 적절한 ADC는 16비트 250MSPS ADC인 AD9467이다.
AD9467를 사용하는 셀 방식 무선 애플리케이션용 프런트 엔드 설계는 [그림6]과 같을 수 있다. SFDR 요건을 만족시키는 AAF의 주파수 반응은 [그림7]에서 확인할 수 있다. 이러한 시스템을 구현하는 것은 불가능하지 않지만 설계에 많은 어려움이 따른다. 대역 통과 필터는 구현하기 가장 어려운 필터 중 하나인데 수반되는 부품이 많기 때문이다.
이러한 경우 부품 선택이 열쇠가 된다. 부품이 서로 조화를 이루지 못하면 ADC 출력 시 원치 않는 스퍼(SFDR)가 발생할 수 있다. 설계의 복잡성 외에도 임피던스가 맞지 않는 경우에도 필터의 이득 평탄도(gain flatness)가 영향을 받을 수 있다.
이러한 필터 설계가 통과 대역의 평탄도와 저지 대역(stop band)의 억제 요건을 만족시킬 수 있도록 하기 위해서는 설계 시 상당한 노력이 필요하다. 비록 무선 설계와 같은 프런트 엔드는 구현이 복잡할 수는 있지만 [그림8]에서 나타난 주파수 그래프의 SNR/SFDR 성능에서 보다시피 제대로 작동한다.
RF 샘플링 ADC 사용하면 설계 간소 및 시간 단축
동적 범위를 늘리기 위해 RF 샘플링 ADC를 사용하는 접근 방식은 데이터를 오버샘플링 후 데시메이션 하는 기법을 사용한다. 딥 서브미크론 CMOS 기술을 통해 높은 속도에서 밀집도를 높이는 디지털 집적 능력이 더해지면서 그냥 단순한 ADC보다 훨씬 더 많은 작업을 할 수 있는 RF 샘플링 ADC의 새 시대가 열렸다. 이러한 ADC는 디지털 회로망이 훨씬 많기 때문에 빠르게 신호를 처리할 수 있다.
시스템 설계자는 이러한 특성을 지금까지는 ASIC/FPGA 영역의 일부로 남아있던 구현의 수월함 및 기타 유연성과 같은 의미로 받아들인다. 위에서 든 예와 동일한 무선 설계는 RF 샘플링 ADC를 사용해서 구현할 수 있다.
AD9680(ADI의 14비트, 1GSPS JESD204B, 듀얼 ADC)은 새로운 유형의 RF 샘플링 ADC이며 디지털 처리 능력 역시 향상됐다(IMS2015 전시장의 3036번 ADI 부스에서 AD9860 확인 가능). 이러한 ADC에서 샘플레이트가 최대(1GSPS)일 때의 NSD는 67dBFS까지 커질 수 있다.
이러한 SNR은 아직까지는 문제가 되지 않고 있으며 이에 대해서는 차후에 좀 더 명확해질 것이다.
해당 관심 대역은 이전과 동일하지만 RF 샘플링 ADC의 나이퀴스트 영역에 대한 주파수 계획은 아래의 [그림10]에서 보는 것처럼 훨씬 더 간단해진다. 이는 RF 샘플링 ADC가 샘플링하는 주파수(1㎓)가 앞에서 보인 예(250㎒)와 비교시 4배 차이가 나기 때문이다. 주파수 계획을 통해 분명히 알 수 있는 사실은 [그림10]의 계획이 [그림4]의 계획보다 구현하기 훨씬 쉽다는 것이다.
AAF 요건 또한 [그림11]에서 보듯이 완화되었다. 이러한 접근 방식의 핵심은 간단한 아날로그 프런트 엔드의 설계를 사용하고 디지털 처리 블록은 RF 샘플링 ADC 내에 남겨두어서 많은 양의 신호 처리를 담당하도록 하자는 것이다.
오버샘플링의 장점은 기본적으로 주파수 계획을 250MSPS 나이퀴스트보다 4배 큰 나이퀴스트 영역 전반으로 확대할 수 있다는 것이다. 이에 따라 필터링 요건이 크게 완화되고 250MSPS ADC 구현시 사용되었던 대역 통과 필터 대신 단순한 3차 저역 통과 필터(low-pass filter)만으로도 그 기능을 충분히 대신할 수 있게 되었다.
이러한 RF 샘플링 ADC를 사용하여 단순화시킨 AAF의 구현 방식은 [그림12]에서 확인할 수 있다. [그림13]은 저역 통과 필터의 반응을 보여준다. 비교를 위해 대역 통과 필터의 반응도 함께 나타내었다. 저역 통과 필터는 통과 대역 평탄도가 더 뛰어나고 부품 간의 조합이 적절치 않을 때 이를 관리하기가 더 쉽다.
또한 임피던스를 맞추는 문제에 있어서도 구현이 더 쉽다. 더욱이 부품 개수가 적어서 시스템의 비용도 낮아진다. 이렇게 프런트 엔드 설계가 간소해지면 설계 시간을 단축시킬 수 있다. 최신 RF 샘플링 ADC의 디지털 처리량이 훨씬 많다는 사실은 ADC 자체 내에서 디지털 처리 속도가 빨라진다는 것을 의미한다. 앞서 언급했듯이 이를 통해 소비 전력의 효율이 향상되고 효율적인 I/O 설계가 가능해진다.
이제 시스템 설계자는 FPGA 내에 사용되지 않은 JESD204B 트랜시버를 활용해 이미 데이터를 처리(아날로그-디지털 변환, 필터링, 데시메이션)과 하고 있는 다른 RF 샘플링 ADC로부터 데이터를 받아 처리할 수 있다. 이렇게 하면 FPGA 자원을 효율적으로 사용할 수 있는 동시에 무선 설계의 채널수도 늘릴 수 있다.
디지털 믹서로서의 ADC
DDC를 사용하면 ADC는 ‘디지털 믹서’로 사용할 수 있어서 설계에서 필요로 할 수 있는 IF에 동조시킬 수 있다. 이 예에서는 위에서 언급한 동일한 주파수 계획이 사용되었다. 따라서 ADC의 성능을 보이기 위해 실제 믹싱을 통해 4로 데시메이션하는 방식이 사용된다. 이는 [그림14]에서 확인할 수 있다.
보통(전체 대역) 모드에서 AD9680의 SNR은 약 66~67dBFS이다. 그러나 DDC가 동작 중이고 데시메이션 비율이 4로 설정된 상태에서는 처리 이득이 6dB 추가된다. 이는 동적 범위 성능을 유지시켜 준다. RF 샘플링 ADC가 원래의 샘플레이트보다 4배의 속도로 샘플링을 하기 때문에 고조파가 [그림10]에서처럼 넓어진다.
RF 샘플링 ADC의 DDC를 사용하면 데시메이션 필터가 ‘디지털 방식’으로 원치 않는 신호를 감쇠시켜준다. 그러나 ‘해당 대역’의 고조파(더 높은 순서나 기타)는 여전히 나타나는데 이는 DDC가 신호를 통과시키기 때문이다. 이는 증폭기 아티팩트(artifact)로 인한 결과이거나 저역 통과 필터가 충분히 감쇠되지 않으면 발생할 수 있다. 저역 통과 필터는 ‘다른 스퍼’의 스퓨리어스 성능을 만족시키기 위해 시스템 요건에 따라 다시 설계할 수 있다.
아래의 [그림15]는 1GSPS ADC에서의 SNR/SFDR vs. 입력 주파수를 나타낸 것이다. 데이터로 명확히 알 수 있듯이 DDC를 사용하면 SFDR뿐만 아니라 SNR을 향상시킬 수 있다(처리 이득으로 인해 6dB만큼). 전대역 모드에서 작동할 때 SFDR는 보통 두 번째나 세 번째 고조파의 제한을 받는 반면 DDC 모드(4로 데시메이션)에서는 ‘최악의 기타 고조파’가 된다.
데시메이션된 출력의 FFT는 [그림 16]에 나타나있다. DDC를 사용할 때에는 ‘해당 대역’이 제대로 처리되도록 주의를 기울여야 한다. 이 경우 NCO는 200MHz에 맞춰져 있어서 ‘해당 대역’은 데시메이션된 나이퀴스트 영역의 중앙에 위치한다. DDC를 사용하면 스펙트럼에서 원치 않는 주파수를 제거하기가 쉽다. 이는 FPGA의 처리 오버헤드를 줄여준다. [그림17]에서는 비교를 위해 보통(전 대역) 작동 때의 AD9680의 FFT를 보여준다.
[그림16]과 [그림17]은 DDC가 ‘대역 내’의 잡음 성능을 향상시키는 것 외에도 원치 않는 고조파 없이 깨끗한 스펙트럼을 제공한다는 것을 보여준다.
DDC가 데이터를 (250MSPS로) 필터하고 데시메이션하기 때문에 출력 레인 속도도 감소시켜서 JESD204B 직렬 인터페이스에서의 옵션 선택의 폭이 더욱 넓어진다. 따라서 시스템 설계자는 레인 속도가 높고(더 비쌈) I/O 카운트가 낮은 FPGA와 레인 속도가 낮고(덜 비쌈) I/O 카운트가 높은 FPGA 중에서 선택해 사용할 수 있다.
결론
결국 RF 샘플링 ADC는 시스템 설계에서 몇 년 전만 해도 불가능했던 고유한 장점을 가진다. 업계에서는 설계와 인프라의 구축 속도를 높여서 더 높은 대역에 대한 수요에 맞추기 위해 노력하고 있다. 설계 시간과 예산은 줄어들고 있으며 확장 및 재구성이 가능한 아키텍처의 구현은 소프트웨어를 통해 이루어지는 경우가 늘고 있으며 그것 자체로 새로운 기준이 되고 있다.
대역폭에 대한 수요가 늘어남에 따라 높은 용량에 대한 수요 역시 증가하고 있다. 이로 인해 FPGA I/O에 걸리는 부하가 늘어나고 있으나 이는 RF 샘플링 ADC가 내부 DDC를 사용하여 해결할 수 있다.
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