도시바 코퍼레이션(www.toshiba.co.jp)은 초저전력 MCU를 위해 새로운 작동원리를 활용한 터널링 전계효과 트랜지스터(Tunneling Field Effect Transistors, TFET)를 개발했다고 발표했다.

이 원리는 CMOS(상보성 금속산화막 반도체) 플랫폼 호환 프로세스를 이용한 두 개의 다른 TFET 개발에 적용되어왔다. 각각의 TFET를 몇 개의 서킷 블록(circuit blocks)에 적용하면 MCU에서 현저한 전력 감소 효과를 달성할 수 있다.


도시바는 9월 9일과 10일 일본 츠쿠바(Tsukuba)에서 열린 2014 고체소자 및 재료학회(Solid State Devices and Materials, SSDM)에서 세 번의 프레젠테이션을 통해 TFET를 소개했다.

두 번의 프레젠테이션은 일본 산업기술총합연구소(National Institute of Advanced Industrial Science and Technology) 산하 그린 나노전자소자 센터(Green Nanoelectronics Center, GNC) 협력 리서치 팀(Collaborative Research Team)과의 공동연구를 기반으로 했다.

무선 및 모바일 기기들에 대한 수요가 급증하면서 LSI(대규모집적회로)의 초저전력 소모에 대한 요구 또한 늘어가고 있다. 이러한 상황에서 작동 전압량과 대기 시 누설전류를 줄여줄 혁신적인 기기들이 강력하게 요구되고 있다.

양자 터널 효과(quantum tunneling effect)의 새로운 작동원리를 활용한 터널링 전계효과 트랜지스터(TFET)는 기존의 MOSFET(금속산화물반도체 전계효과 트랜지스터)을 대체하는 초저전력 LSI 작동을 실현해 많은 주목을 받아왔다.

최근, III-V화합물반도체(compound semiconductors)와 같은 새로운 재료들이 소개되고 고성능을 실현하기 위한 그들의 잠재력을 바탕으로 TFET을 위해 폭넓게 연구되고 있다. 하지만 특수한 프로세스 활용에 기인한 난관들 때문에 이러한 재료들은 현재의 CMOS 플랫폼에 적용하기는 어려운 일이다.

도시바는 일반적인 CMOS 프로세스를 이용해 일부 주요 서킷 블록의TFET의 특성을 최적화함으로써 이 문제를 해결했다. 이 접근방법으로 TFET를 기존의 프로덕션 라인에 간단하게 설치할 수 있게 됐다.

도시바는 두 가지 형태의 Si(실리콘) 기반의 TFET를 개발했는데, 하나는 초저 누설전류와 최적화된 ON 전류를 지닌 논리회로(logic circuits)를 위한 것이며, 또 하나는 극도로 낮은 트랜지스터 특성변이를 지닌 SRAM 회로를 위한 것이다. 두 가지 모두 터널링 특성을 강화하기 위해 수직형 터널링 동작을 활용한다.

또한 논리 TFET는 탄소 및 인 도핑 실리콘으로 터널 접합(tunnel junction) 형성을 위해 정밀하게 제어된 에피택셜(epitaxial)형 소자 제조공정을 적용한다. Si/SiGe (실리콘/실리콘 게르마늄) 터널 접합은 또한 최적화된 설정을 보장하기 위해 포괄적으로 검증되었다.

결과적으로, 이 디바이스는 N형과 P형 TFET 두 가지 모두에서, 동일한 초저 OFF 전류를 유지하는 Si TFET보다 100배 높은 ON 전류를 달성한다. SRAM형의 TFET 개발을 위해, 도시바는 구조적인 터널 접합을 형성할 필요가 없는 새로운 TFET 동작 아키텍처를 제안했다. 이것은 프로세스의 다양성을 제거함으로써 결과적으로 트랜지스터 특성변이가 현저하게 제압된다.

도시바는 이러한 TFET와 기존의 MOSFET을 하나의 MCU에 통합해 총 전력소모량을 1/10 이상 줄일 계획이며, 상용화를 위한 생산 및 사용은 2017년으로 목표하고 있다.


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