웨이퍼 레벨 패키지 통한 경박 단소화와 칩 일체화

글: 윤승욱 / Institute of Microelectronics(IME), 싱가포르
자료협약 및 제공: KOSEN(한민족과학기술자 네트워크) / www.kosen21.org

EPTC 학회는 IEEE에서 개최하는 아시아에서 열리는 반도체와 마이크로 시스템 패키징 관련 학회로서는 가장 큰 규모이며, 이번으로 금번 15회를 맞이한다. IEEE CPMT(Components, Packag ing and Manufacturing Technology Society)이 주관하고, 이번 학회에서는 35개의 세션에 모두 23개국으로부터 180여 편의 논문이 발표되었으며, 키노트 발표, 6개의 단기 코스와 2일간의 논문 발표와 13여 개의 OSAT, 패키징 장비 및 재료 관련 업체가 참석하는 전시회로 이루어졌다.

학회 참석 인원도 약 350여 명이 참여하였다. 한국, 중국과 대만, 말레이시아, 태국, 싱가포르 등이 현재 세계 반도체 생산과 전자 패키징 산업의 중심이며, 현재 세계적인 반도체 및 3D TSV, TSV interposer, MEMS 패키징, 3D interconnects, 임베디드 테크놀로지 등의 패키징 관련 기술의 현황과 새로운 기술이 많이 소개되었다.

특히 AMKOR, ASE, SPIL, STATSCHIPAC, UTAC 등 세계적인 반도체 패키징 기업들, ST Micron, FREESCALE, INTEL, IBM, Infineon Technology, Texas Istrumenent, Qualcomm, Broadcom, Marvell 등 기업체와 IMEC, IZM Fraunhofer, KAIST, LETI-CEA, ITRI(Industrial Technology Research Institute, Taiwan), ETRI 등의 연구소 및 유수의 대학들이 다수 참여하여 새로운 응용과 기술이 어떻게 새로운 반도체 패키징과 소자에 적용되는지에 관해 실용적인 면과 학문적인 면, 양 측면에서 모두 충실한 접근이 이루어졌다.

이번 학회에는 웨이퍼 레벨 패키징 및 TSV 기술에 관련된 논문이 많이 발표되었으며, 또한 휴대용 모바일 기기를 위한 소형화 집적화, 특성 향상 및 새로운 제조 기술 및 재료 개발에 대한 논문들이 많이 발표되었다. 이번 학회는 반도체 패키징 조립 기술의 현재 기술적 추세와 앞으로 해결하고 나아갈 기술적 방향과 도전에 대한 정보를 제공해 주었다.

발표 개요

이번 2013년도 EPTC 학회에서는 전 세계 25국에서 180편이 넘는 논문이 발표되었다. 총 35개의 세션 그리고 5개의 parallel session에서 논문이 각각 동시에 발표되었고, 350여 명이 참석하였다. EPTC 2013에서는 2번의 키노트 발표가 있었다.

첫 번째 키노트 발표자는 마이크 레리(Mr. Mike Leary)로 “Heterogeneous 3-D Stacking, Can We have the Best of Both (Technology) Worlds?”의 논문을 발표하였고, 2번째 발표자로는 TSMC 토루 오가와 박사(Dr. Toru Ogawa, Backend Business Division, Director of TSMC Tawian)가 ‘Current and Future Prospect of Advanced Package’이라는 주제로 논문을 발표하였다.

학회 강연회에서 “Supply Chain Integration in 2.5D/3D Packaging”의 제목으로 진행되었고, 조 라우 박사(Dr. Joh Lau /ITRI, Taiwan)의 진행으로 OSAT, 파운드리, IDM, 장비회사 등 5명의 연사가 참여하여 각 분야 전문가들이 현재 2.5D/3D TSV에 대한 각 사업 부분별 상황과 현재 및 미래의 응용 분야, 패키징의 미래 기술 예측과 도전에 관해 발표하고, 참석한 청중들과의 질문과 답변, 토론을 나누는 과정으로 진행되었다.

이번 EPTC 학회는 반도체 업계가 점차 스마트폰 및 태블릿 같은 휴대용 통신 제품과 차세대 입는 전자제품 등으로 제품군이 변화함에 따라 특성 향상 및 그 중요성을 더해가는 반도체 및 전자소자의 패키징 기술의 응용과 기술적 발전의 방향을 예측하고 토론할 수 있었던 기회였다. 특히 반도체 및 마이크로 시스템 패키징 기술은 재료, 공정, 장비, 신뢰성 그리고 응용 기술이 모두 조화롭게 발전해야 하는 분야로, 소비자(consumer) 전자제품의 소형화와 경량화를 주도하는 기술이다.

최근 들어 스마트폰, 울트라 노트북 컴퓨터와 같은 휴대용 기기 제품과 고사양 컴퓨터(high-end computer)에 대한 시장 및 기술적 요구로 반도체 패키징 시장은 큰 성장을 이루며 반도체 산업에서 매우 중요한 위치로 급부상하였다. 또한 실리콘을 이용한 광접속 및 광접속 기술도 새롭게 부각되면서 기존의 고속 통신 응용에서 반도체 신호 전달 방법으로 그 응용 범위가 옮겨져 가고 있음을 알 수 있었다.

이번 학회에서는 특히 휴대폰 및 휴대용 기기에 적용하는 단박단소형 제품기술에 적합한 웨이퍼 레벨 패키징 기술과 새로운 마이크로 범프 접속 기술, 특히 신뢰성 평가에 대한 새로운 방법을 제시한 논문들이 많이 발표되었고, 또한 많은 논의가 이루어졌다. 표 1에 이번 EPTC 2013 학회의 전반적인 사항을 나타내었다.

총 3일간의 학회 기간 중 1일 단기 코스(short course), 2일 동안의 학회 발표와 함께 논문 발표 하루 전에 8개의 Professional Development Courses가 개최되었으며, 많은 연구원들과 엔지니어들이 참석하여 새로운 기술을 배우고 서로 교류하며 각자의 연구 분야에 대해 논의하는 모습을 볼 수 있었다.

이번 학회에서는 MEMS 패키징, Cu wire 본딩과 3차원(3D) TSV(through silicon via) 기술에 대한 응용 및 적용에 대한 발표들이 많이 눈에 띄었다. 특히 Cu wire 본딩이 현재 패키징 산업에서 매우 중요한 위치를 차지하고 있으며, 금값의 상승으로 인해 구리 본딩에 대한 관심과 적용 범위가 점차 넓어지고 있다.

또한 실리콘을 이용한 RDL(redistribution layer), 임베딩 기술 등의 새로운 차세대 패키징 기술들이 계속해서 발표되었다. 이번 학회에서 가장 눈에 띄었던 것은 3D TSV 패키징에 대한 사람들의 많은 관심이었다. 매년 학회에서도 많은 논문들이 발표되었지만, 이번 학회에서는 기술적으로 작년에 비해 많이 향상되었고 문제점들을 해결한 논문들도 많이 발표되었다. 전기적 열적 특성 평가 및 웨이퍼 적층 기술, 그리고 웨이퍼 관통 홀 접속 기술(wafer through hole interconnection technology)과 관련된 논문 발표장에는 많은 청중들이 모여 이 기술에 대한 관심을 보여주어 3차원 패키징에 대해 관심을 가지고 있음을 실감할 수 있었다.

또한 13여 개의 장비 및 재료 업체들이 참석한 전시회에서는 각 회사에서 전문 엔지니어들이 직접 부스에 나와 기술적인 문제들을 함께 이야기하고 토론하는 모습을 볼 수 있었다.

또한 패키징 분야에서 일하는 한국 엔지니어, 연구원, 교수, 학생 등 15여 명이 넘는 한국분들도 참석하여 논문을 발표하였다. 이번 학회에서 발표된 세션은 모두 35개로, 모두 146편의 구두 발표와 34편의 포스터 발표가 있었다. 이 글에서는 각 세션의 주요 논문을 정리하였다.

학회 발표에서는 3차원 적층 기술 및 웨이퍼 레벨 패키징 기술이 가장 많은 관심을 끌었으며, 또한 임베딩에 관한 논문들도 계속해서 많이 발표되었다. 이는 반도체 산업계 동향과 밀접한 관계가 있는 것으로 생각된다. 최근 들어 3차원 디바이스 및 웨이퍼 적층 기술이 크게 반도체 칩 제조 업체들 간에 활발히 논의되고 있으며, 또한 센서용 MEMS 패키징에 대한 관심도 더욱 높아지고 있다.

지금까지의 반도체 패키징 기술과 접속단자 기술은 2차원적 형태로 진행되어왔다. 앞으로의 소형화와 경박단소화 그리고 보다 향상된 특성을 위해서는 3차원 기술을 현재의 기술에 접목시키는 것이 무엇보다 필요하다.

그림 1과 같이 글로벌 파운드리에서 3차원 패키징 개발에 대한 로드맵을 제시하였다. 시스템을 형성하기 위한 여러 가지 기술과 방법들이 소개되어 논의되었다. 여러 다른 기술은 또한 3차원 접속 기술에서의 다양한 복잡성을 요구하기도 한다. 따라서 어느 용도에 사용되느냐에 따라 그 기술이 결정되는 것이다. 따라서 전통적인 패키징 기술, wafer-level-packaging, WLP (‘above’ passivation), 또는foundry level(‘below’ passivation) 기술이냐로 구분할 수 있다. 이러한 기술들은 3D-SIP, 3D-WLP와 3D-SIC로 나누어진다.

3차원 접속 기술을 구현하기 위해서는 3차원 수직 접속 기술과 다층 접속 기술, 그리고 임베디드 다이를 사용한 접속 기술, 그리고 웨이퍼 Thinning 기술과 Thin wafer handling 등의 부가적인 기술을 요구한다. 3차원 패키징은 최근 들어 그 중요도가 매우 높아지고 있는 분야이다.

키노트 발표 요약

1) Keynote Talk 1: Mr. Mike Leary “Heteroge neous 3-D Stacking, Can We have the Best of Both (Technology) Worlds”?

1958년 집적회로 기술의 출현 이후, 업계는 웨이퍼 상태에서 집적도 향상 및 통합에 주로 초점을 맞추어왔다. 백만 개의 트랜지스터를 집적할 수 있었던 1968년도의 생산 비용으로 현재는 16억 개의 트랜지스터를 하나의 실리콘 칩에 심을 수 있다.

그러나 앞으로는 현재까지의 방향과 방법이 아닌 다른 방법, 즉 패키징 기술을 통해 집적도를 향상시키는 시대가 올 것이다. 다른 기능의 칩들을 조합, 융합하여 다양한 제품을 제조하며, 디지털, 아날로그, 센서 그리고 RF 등 다양한 기능을 가진 지능 시스템을 가져올 것이다. 불행하게도 크기와 경제성의 원칙하에, 고성능 아날로그와 고밀도 메모리 칩의 대부분은 고성능 디지털 칩과 구별된 별도의 기술을 기반으로 제작되고 있다.

또한, 칩이 매우 큰 경우 웨이퍼 제조상의 결함 증가로 인해 경제성이 급격히 떨어진다. 7년 이상의 연구를 기반으로, 자일링스(Xilinx)는 개발 및 활용의 3D 인터포저(interposer) 기술은 비교할 수 없는 접속단(interconnects) 밀도, 대역폭 및 전력 효율성을 가지는 다수의 FPGA(Field Programable Gating Array, 현장 프로그래머블 게이트 어레이) 제품을 출하하고 있다.

TSV 기술을 이용한 인터포저 기술은 65nm 반도체 소자의 여러 혼합 신호 다이가 긴밀하게 하나의 인터포저의 28nm FPGA 다이에 결합될 수 있도록, 이 기종 통합으로 확장되었다. 이러한 큰 다이를 몇 개의 조각으로 나누어 제작함으로써 웨이퍼의 양품률을 향상시키고, 또한 인터포저를 통한 2.5D TSV 기술의 도입으로 전기적 특성에도 단일 칩에 비해 손색 없는 제품 특성을 확보하고, 나아가 경제성에서 몇 배의 높은 장점을 가진 제품을 개발하였다.

현재 20nm 이하의 새로운 웨이퍼 팹(fab) 공장을 준비하는 데 많은 자금과 시간이 필요하고 또한 새로운 기술 개발에도 예전과 비교되지 않은 많은 자금들이 필요하게 되는데, 많은 회사들이 이러한 상황을 극복할 방법이 없다는 현실적인 문제가 있다. 앞으로는 반도체의 패키징 디자인과 기술의 차이가 극복해야 할 문제이며, 시스템과 칩의 복잡함이 증가함에 따라 이를 효과적으로 연결시키고 문제점들을 이해하는 데 많은 개발과 연구가 필요할 것이다.

2). Keynote speak 2: Dr. Toru Ogawa, Backe nd Business Division, Director of TSMC Tawian, “Current and Future Prospect of Advanced Package”

반도체 산업에서 칩 레벨에서 시스템 레벨로의 확장이라는 새로운 패러다임 변화의 기로에 서 있다. 폼 팩터(form factor) 개선 및 비용 절감(메모리 대역폭 포함), 즉 전력 절감, 성능 및 기능의 요구를 충족하기 위해 필수적인 방법으로 인식되고 있다.

이러한 패러다임의 변화는 무어(Moore)의 법칙을 유지하기 위한 반도체 산업의 성장을 위해 필요하다. 웨이퍼와 조립 및 테스트의 패키징, 백엔드(Backend) 기술의 통합 솔루션은 이러한 패러다임의 변화를 가능하게 하는 중요한 방법이다. 핵심 과제의 하나는, 팬 아웃(Fan-out) WLP은 웨이퍼 제조 기술을 기반으로 한 패키징 기술이며, 칩-온-웨이퍼-온-기판(Chip-on-Wafer-on-Substrate, CoWoS) 및 3D 스택, 관통형 실리콘 비아 TSV 등의 새로운 기술들로 널리 확장될 것으로 예상된다.

이와 같이 웨이퍼 기술을 플랫폼으로 하는 핵심 기술들은 칩-패키지-상호작용(Chip-Package-Interaction, CPI)의 신뢰성을 확보, 유지, 관리해야 한다. 또 다른 주요 과제는 특히 다수의 다이를 포함하는 FO-WLP와 CoWoS의 패키지 전체에 대한 각 칩의 공동 디자인이다. 웨이퍼 및 패키지 모두를 위한 강력하고 완벽한 디자인 인프라 구축 및 공동 디자인 소프트웨어 개발이 필요하다. 디자인의 개발 시간을 단축하고 비용을 절감하기 위해, 국제 규격의 인프라 개발 및 공동 디자인 협력을 하는 것은 새로운 패러다임 시대에 매우 효과적인 방법이 될 것이다.

주요 논문 발표 정리

특히 Invited paper, wafer level packaging, Em bedded substrate, 그리고 3D 패키징에 관련된 부분에 대해 중점적으로 논문을 정리하였다. 또한 기존 패키징 기술에 대한 발표보다는 새로운 기술과 적용에 관한 발표 논문을 중심으로 정리하였다. 각 발표자의 소속과 이메일도 같이 정리하였다.

가장 아쉬운 점은 6개의 세션이 동시에 진행되었기 때문에 겹치는 논문 발표에 참석하지 못한 것이다. 정리 내용들은 논문 발표집(proceeding)과 발표 내용을 참조하여 정리하였음을 밝힌다.

1. Developments in 2.5D: The Role of
Silicon Interposers
Timothy G. Lenihana, Linda Matthew and E. Jan Vardaman
TechSearch International, Inc, 4801
Spicewood Springs Road Suite 150, Austin, Texas 78759. atsi@techsearchinc.com


네트워크 시스템을 포함한 많은 분야에서 인터포저 위, 로직 소자 옆에 장착되는 적층 메모리는 메모리 공급 업체에 의해 결정된다. 최근 마이크론(Micron)은 BGA 패키지로 준비된 하이브리드 메모리 큐브(Hyper Memory Cube, HMC)라는 적층 메모리를 선보였다. 이 메모리 큐브는 Altera의 FPBGA 소자에 사용되는 것으로 알려져 있는데, 실리콘 인터포저에는 실장되지 않는다. 다른 메모리 공급 업체들도 다양한 적층 메모리를 준비 중이지만 양산 시점은 아직 불투명한다.

nVIDIA와 같은 업체는 실리콘 인터포저가 아직 공급 사슬 준비가 아직 미숙하고 또한 가격적으로 아직 문제가 있는 것으로 보고하였으며, 알테라(Altera)는 마이크로 범프 기술에 대한 중요성과 이에 따른 패키지 및 다이의 휨 및 기계적 신뢰성 문제에 대해 언급한 바 있다.

오늘날의 실리콘 인터포저 응용은 주로 MEMS와 FPGA 분야이다. ASIC, 서버, GPU, CPU와 수동 소자가 융합된 무선 장치 소자가 차후 실리콘 인터포저 응용 분야이다.

업체에서는 여전히 실리콘 인터포저 공급 업체 및 어셈블리 기술이 주된 관심사이다. 또한 새로운 기술이 도입되기 전에 비즈니스 모델에서 새로운 제3자의 개입이 필요할 것으로 보인다.

— 높은 배선 집적도
— 실리콘 다이와 실리콘 기판과의 열팽창계수 차이가 없으므로 extreme-low-k (ELK) 유전체를 사용하는 차세대 노드 제품에서의 기계적 특성의 향상(28nm 이하 제품)
— 뛰어난 전기적 열적 특성
— 큰 다이를 나누어 파티셔닝을 하기 때문에 오는 실제 제품 가격의 감소(큰 다이에 비해 작은 크기의 다이가 양품률이 높기 때문에 전체 시스템 측면에서는 전제 다이가 차지하는 가격이 현저히 낮아지게 된다.)
— 기판 위에 여러 개의 칩이 올라감으로, 기존의 단일 칩에 비해 에너지 소모가 감소
— 기판 위에 수동 소자를 같이 집적 가능

3D TSV 기술의 응용이 늦어짐에 따라 앞으로 2.5D TSV 인터포저 제품에 대한 관심이 더 높아지고 있다. 하지만 2.5D TSV 인터포저 공급 업체 및 전체 비즈니스 모델이 아직 확정이 안 된 상태에서 그 향후 발전에 대한 염려가 없지 않다. 파운드리 및 OSAT 업체들이 어떠한 입장에서 2.5D TSV 인터포저 기술을 적용하고 비지니스화할 것인지가 향후 과제라고 생각된다.

2. 2L OMEDFC Development for Larger Package to Die Size Ratio in Thinner Core
Peter Chen1, M. Bachman2,a, John Osenbac h2,b, Feng Kao3,c, Eason Chen3,d and C. T. Huang3,e
1LSI Corporation (Taiwan), No. 1 Li Hsin First Rd HsinChu Science Based Industrial Park 300-78, Taiwan. peter.rc.chen@lsi.com
2LSI Corporation (USA), 1110 American Parkw ay NE Lehigh Valley Central, Allentown, PA 18109, USA. aMark.Bachman@lsi.com, bJohn.Osenbach@lsi.com
3Siliconware Precision Industries Co., Ltd. No. 123, Sec.3, Da Fong Rd. Tantzu, Taichung 427, Taiwan. cfengkao@SPIL.com.tw, deason @spil.com.tw, ecthuang@spil.com.tw

이 논문은 0.1mm 두께의 얇은 코어를 가지는 기판과 die-to-package 비가 12 이상으로, 0.1mm 이하의 휨(warpage) 정도를 가지는 fcCSP 패키지 개발에 관한 논문이다. 15×15mm 크기의 패키지로 다이 크기는 18.6mm2이며 최종 패키지의 두께는 0.5mm 이하이다. 그림 7과 8에서 보인 바와 같이 유한 요소법 전산모사를 이용한 몰딩컴파운드, 기판 재료, 코어 두께의 영향에 대한 결과도 발표하였다.

기판의 코어 두께가 증가할수록 휨이 감소하였고, 기판의 두께가 감소할수록 휨 정도가 증가하였다. 이 방법을 통해 2-Layer Over-Molded Exposed Die Flip Chip (2LOMEDFC) 의 최적 재료 및 패키지 두께에 대한 연구 결과를 발표하였다. 최종 패키지에 대한 신뢰성 평가를 실시하여 TC-B 1000사이클, uHAST 96시간, bHAST 264시간의 시험을 통과하였다. 또한 연장 시험을 통해 TC-B 2000사이클 그리고 uHAST 192시간의 평가 시험도 통과함을 확인하였다.

3. An Advanced MEMS Sensor Packaging Concept for Use in Harsh Environments
Jochen von Berg1, Claudio Cavalloni1, Biswa jit Mukhopadhyay3, Piotr Mackowiak2, Oswin Ehrmann2, Klaus-Dieter Lang2,3 and Ha-Du ong Ngo3,4
1Kistler Instrumente AG, Eulachstrasse 22, CH-8408 Winterthur.
2Technische Universitat Berlin, Microsensor & Actuator Technology, 13355 Berlin, Germany.
3Fraunhofer IZM, Berlin, Germany.
4HTW University of Applied Sciences, Berlin, Germany

다양한 요구와 각종 기능성을 요구하는 분야가 증가함에 따라 미세전자소자 기술은 계속 발전하고 있다. 마이크로 시스템에서 성능의 향상, 소형화 그리고 batch 제조 공정이 마이크로 시스템을 사용하게 하는 주된 동력원이다. MEMS 연구는 가혹한 환경으로 응용 프로그램 영역을 확장하고 있으며, 연소 제어, 항공우주, 석유 탐사, 또는 플라스틱 사출 성형 등이 그 분야이다.

가혹한 환경은 높은 온도에서 장시간 노출에 따른 부식 및 강렬한 방사선 노출, 높은 충격 또는 강한 진동을 포함한다. MEMS 패키징은 소자 보호를 제공하기 위해 요구되며, MEMS 센서와 전자장치의 인터페이스 및 센서 하우징의 중요한 구성 요소이다. 오늘날 센서 패키지와 센서는 고온에서의 반응적인 가스와 오일을 견딜 수 있는 특별한 요건을 만족시켜야 한다.

4. Polymeric Packaging of High Power Semiconductor Devices: Material Selection & Reliability Assessment
N. S. Nobeen1,a, K. Ahmad2, D. C. Whalley3,b, D. A. Hutt3 and B. Haworth4
1School of Materials Science & Engineering, Nanyang Technological University, Singapore 639798. anadeesh.nobeen@gmail.com
2Orient Group of Companies, 26KM, Multan Road, Lahore, Pakistan.
3School of Mechanical and Manufacturing  Engineering, Loughborough University, Loughborough, LE11 3TU, UK. bd.c.whalley@lboro.ac.uk
4Department of Materials, Loughborough University, Loughborough, LE11 3TU, UK.

사이리스터(Thyristor)란 제어 단자(Gate)로부터 음극(Cathode)에 전류를 흘리는 것으로, 양극(Anode)과 음극(Cathode) 사이를 도통(導通)시킬 수 있는 3단자의 반도체 소자이다. 실리콘 제어 정류기(Silicon Controlled Rectifier, SCR)라고도 불린다. PNPN의 4중 구조를 하고 있다.

P형 반도체로부터 게이트 단자를 꺼내고 있는 것을 P게이트, N형 반도체로부터 게이트 단자를 꺼내고 있는 것을 N게이트라고 부른다. 원리는 그림과 같이 PNP 트랜지스터와 NPN 트랜지스터를 조합한 복합 회로와 등가이다. 게이트에 일정한 전류를 통과시키면 양극과 음극 간이 도통(導通, turn on)한다. 도통을 정지(턴 오프)하기 위해서는, 양극과 음극 간의 전류를 일정치 이하로 할 필요가 있다. 이 특징을 살려 한 번 도통시키면 통과 전류가 0이 될 때까지 도통 상태를 유지해야 하는 곳에 사용된다(카메라의 strobe 제어 등). 특히 대전력을 제어할 경우 전류 0의 타이밍에 OFF가 되기 때문에 서지 방지가 뛰어나다.

5. Copper Wire Bonded Package Charac terization and Reliability for QFN Package From iNEMI Collaborative Project
Masahiro Tsuriya1, Alissa Cote2, Jae Hak Yee3, Stuwart Fan4 and Johnny Yeung5
1International Electronics Manufacturing Initiati ve (iNEMI). m.tsuriya@inemi.org
2IBM Microelectronics. arcote@us.ibm.com
3StatsChip Pac Korea, Inc. jaehap.yee@statschippac.com
4ASE (Taiwan), Inc. Stuwart_Fan@aseglobal.com
5Heraeus Materials Singapore Pte Ltd. Johnn y.Yeung@heraeus.com

NEMI (National Electronics Manufacturing Initiative)  구리 와이어 신뢰성 프로젝트는 QFN(Quad Flat No-Lead)의 장기 신뢰성 평가를 위해 시작되었다. 순수 구리와 팔라디움이 코팅된 구리 와이어 2종류에 대한 실험을 실시하였고, 저 염소(Cl) 몰딩콤파운드 종류에 따라 5가지의 실험계획법을 준비하였다.

표 3의 다양한 신뢰성 실험을 실시하였고, 특히 바이어스 전압, 온도 및 습도 등을 변화시킨 다섯 가지의 HAST(Highly Acce lerated Stress Test) 조건, 한 가지의 HTS(High Temperature Storage)과 TC(Temperature Cycl ing) 조건을 사용하여 신뢰성 평가를 실시하였다.

TC 실험 결과 3000사이클까지 불량이 보고되지 않았으나, 표 4에서와 같이 HAST 결과에서는 다른 결과가 보고되었다. 그림 16과 17에서 보인 바와 같이 장시간의 HAST 평가 결과 구리 와이어를 사용한 시편에서는 본딩 부분에서의 산화에 기인한 불량이 발생하였고, Cu/Pd을 사용한 본딩 볼에서의 Pd 분포에 따른 패턴으로 불량이 발생하였다. 55%의 상대습도는 구리 와이어의 산화를 일이키기 충분했다.

6. Via-in-Mold (ViM) Process for Embedd ed Wafer Level Package (eWLP)
Soon Wee Hoa, Myo Ei Pa Paa, Chee Heng Fongb, Zhonghai Wangb, He Tong Kangb,
Ser Choong Chonga, Tai Chong Chaia
aInstitute of Microelectronics, A*STAR (Agenc y for Science, Technology and Research)
11 Science Park Road, Singapore Science Park II, Singapore 117685. hosw@ime.a-star.edu.sg
bKMG Ultra Pure Chemicals Pte. Ltd. 14 Tuas Avenue 20, Singapore 638826

본 논문은 Via-in-Mold(ViM) 기술을 통해 EMW LP(embedded wafer level CSP)에서의 3차원 적층 기술을 적용 개발에 관해 논의하였다. ViM이 레이저 방법을 통해 비아 홀을 만들고, 이에 구리 도금으로 비아 벽면에 전기 배선을 형성하여 위와 아래 부분을 3차원적으로 연결하는 구조를 가진다.

개발에 있어 2가지 문제점이 있었다. 하나는 레이저로 비아를 형성하는 것이고, 다른 하나는 구리 도금으로 비아에 3차원 배선을 형성하는 것이다. 몰딩콤파운드 재료는 실리카 필러(filler)와 에폭시 레진으로 구성되어 있는데, 충진 밀도를 높이기 위해 다른 크기의 필러가 존재한다. 이러한 불규칙한 재료의 필러 크기 때문에 레이저로 비아를 형성할 때 불규칙한 비아 벽면이 형성되게 된다. 또한 레이저를 사용할 경우 열이 충분히 빠져나가지 않아서 구리 패드의 박리가 일어날 수 있기 때문에 패드의 디자인이 매우 중요한 역할을 하게 된다. 무전해 도금 또한 비아 표면에 균일하게 증착되기 위해서 공정 조절과 최적화가 필요하다.

(1) Nd: YAG 레이저는 구리 패드에서 멈추도록 조절하여 블라인드 비아를 형성하는 데 사용되었다. 레이저 드릴로 블라인드 비아 작업 시 다양한 크기의 필러 입자 때문에 거친 비아 측벽 표면이 형성된다.
(2) 레이저를 사용함으로서 발생한 결함이 구리 패드에서 관찰되었다. 구리 패드가 박리되는 불량이 관찰되었고, 이는 레이저 소스의 국지적인 온도 상승으로, 작은 면적의 구리가 낮은 열전달과 작은 표면적으로 인해 레이저로부터 생성된 열을 패키지 밖으로 방출하는 데 한계가 있기 때문이다.
(3) 무전해 구리 도금 공정이 비아 벽면에 금속 배선층을 증착하는 데 사용되었다. 블라인드 비아의 효과적인 도금 특성을 위해서는 초음파의 교반을 이용해 도금 공정 시 화학적 흐름을 향상시킬 수 있다.
(4) 비아 체인을 통해 테스트한 새 편의 Vim은 단일 비아의 전기 저항값이 ~0.095Ohm이었다.

이와 같은 새로운 공정 기술을 통해 3차원적인 패키지를 형성하는 데 효과적일 수 있으나 비아 홀의 표면 거칠기가 신뢰성 및 대량생산 효과적으로 공정 기술 조건을 잡기에는 아직 개발하고 확인해야 할 부분들이 많을 것이다. 새로운 재료에 대한 개발과 보다 안정적인 공정 개발이 필요하며 또한 양산에 적합한 공정기술이 요구된다.

<다음호에 이어서 계속>